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摩爾定律(Moore’s Law)引領(lǐng)半導(dǎo)體產(chǎn)業(yè)走過近半個(gè)世紀(jì)，雖然至今仍是半導(dǎo)體技術(shù)發(fā)展的主要方向，但把電晶體做得越小，其副作用也變得更加明顯。除了製程研發(fā)與晶片設(shè)計(jì)的成本一代比一代昂貴，把電路做得太細(xì)，也會影響電路本身的性能表現(xiàn)。許多使用先進(jìn)製程生產(chǎn)的處理器，因?yàn)楸旧淼腎/O可支援的電壓已低于1V，還需要搭配能支援3.3V訊號輸出的I/O晶片才能與其他外部元件互聯(lián)，就是一個(gè)很典型的案例。
為了克服這些由製程微縮而引發(fā)的問題，業(yè)界開始探索其他新的晶片設(shè)計(jì)理念，把SoC切割成多顆Chiplet，分別用最適合的製程技術(shù)生產(chǎn)，再用先進(jìn)封裝技術(shù)將其整合在同一個(gè)封裝體內(nèi)的設(shè)計(jì)思路，開始大行其道。如超微(AMD)、英特爾(Intel)等處理器大廠所推出的最新產(chǎn)品，基本上都已經(jīng)不再是單石晶片(Monolithic IC)，而是將運(yùn)算、儲存跟通訊I/O功能分割成不同的Chiplet，再整合成具有完整功能的處理器。
從PPA走向PPACT Chiplet應(yīng)運(yùn)而生
對晶片開發(fā)者而言，設(shè)計(jì)出性能(Performance)最高、功耗(Power)最低、面積(Area)最小的SoC，亦即PPA的最佳化，是多年來一直追求的目標(biāo)。但在晶片製造成本持續(xù)攀升，晶片設(shè)計(jì)又因?yàn)镾oC變得更複雜，必須耗費(fèi)更多時(shí)間的情況下，現(xiàn)在的晶片設(shè)計(jì)團(tuán)隊(duì)已不能只追求PPA，卻把成本(Cost) 跟產(chǎn)品上市時(shí)程(Time to Market)拋在腦后。因此，指引晶片設(shè)計(jì)的金科玉律，已經(jīng)從PPA的最佳化，升級成PPACT的最佳化。
觀察蘋果(Apple)近期的處理器發(fā)展策略，就能很明顯看出這個(gè)趨勢。為了追上產(chǎn)品每一到兩年需要一次大更新的周期，該公司在2020年末發(fā)表專門用于Mac與iPad上的M1 處理器后，雖然在2021年末進(jìn)一步推出基于M1的衍生改良版M1 Pro跟M1 Max，到2022年初時(shí)，為了快速推出更高效能的處理器，就採取了直接將兩顆M1 Max拼接成一顆M1 Ultra的產(chǎn)品研發(fā)策略。
不只蘋果，超微最新世代的CPU跟搭配的晶片組，以及英特爾專攻伺服器市場的Xeon，事實(shí)上也是由多顆Chiplet拼接而成。藉由先進(jìn)封裝技術(shù)將多顆Chiplet拼接成完整處理器，不僅可以快速完成新產(chǎn)品的設(shè)計(jì)，而且可以用最適當(dāng)?shù)难u程技術(shù)來實(shí)現(xiàn)不同功能電路，讓晶片開發(fā)商在成本、上市時(shí)程方面，獲得傳統(tǒng)SoC設(shè)計(jì)架構(gòu)無法提供的優(yōu)勢。
互聯(lián)技術(shù)是Chiplet發(fā)展最大瓶頸
雖然Chiplet可帶來明顯的優(yōu)勢，但在技術(shù)層面上，如何在不損及效能、增加延遲以及降低可靠度的前提下，實(shí)現(xiàn)超高密度的互聯(lián)，卻是一大挑戰(zhàn)。
安硅思(Ansys)資深技術(shù)經(jīng)理魏培森(圖1)表示，早期的封裝技術(shù)因?yàn)樾枰高^載板(Substrate)與打線(Bond-wire)技術(shù)將不同晶片連接起來，不論是製程尺度、基板損耗與金屬線的電感效應(yīng)，都將使的高速與高頻訊號傳輸受限、電源同步切換雜訊(SSN)的問題也很嚴(yán)重。再者，要將不同功能的主、被動晶片封裝在同一個(gè)封裝載體上，電源迴路的設(shè)計(jì)與電－熱、熱應(yīng)力的藕合也是一個(gè)重要的課題。
圖1 Ansys資深技術(shù)經(jīng)理魏培森
SoC內(nèi)部的互聯(lián)線路錯(cuò)綜複雜，而且密度極高。要在封裝層級實(shí)作如此高密度的互聯(lián)，一定要用硅中介層(Silicon Interposer) 這類可以實(shí)現(xiàn)超高線路密度的先進(jìn)封裝技術(shù)才行。因此，先進(jìn)封裝技術(shù)的出現(xiàn)，是Chiplet能夠從概念走向量產(chǎn)的重要關(guān)鍵。
但即便改用硅中介層技術(shù)，傳統(tǒng)封裝設(shè)計(jì)需要考慮的各種物理問題，還是一樣存在，而且這些問題還不是傳統(tǒng)EDA工具能夠解決的。傳統(tǒng)EDA工具處理的是從功能設(shè)計(jì)到晶片驗(yàn)證、實(shí)現(xiàn)等晶片設(shè)計(jì)流程的問題，但設(shè)計(jì)簽核(Sign Off)，則不是傳統(tǒng)EDA工具能處力的問題。因?yàn)樵O(shè)計(jì)簽核會涉及到十分複雜的物理模擬分析，Ansys反而是這個(gè)領(lǐng)域的佼佼者。
魏培森總結(jié)說，由于晶圓代工、專業(yè)封測廠(OSAT)所提供的製造服務(wù)，以及對應(yīng)的設(shè)計(jì)簽核工具逐漸到位，目前中國臺灣已經(jīng)有不少IC設(shè)計(jì)公司開始用Chiplet的設(shè)計(jì)理念來開發(fā)自家的新產(chǎn)品。但在沒有標(biāo)準(zhǔn)可以依循的情況下，目前每家公司都是各做各的，各自有各自的IP。這讓Chiplet無法發(fā)揮其100%的潛力。這也是UCIe標(biāo)準(zhǔn)之所以如此重要的原因，有了UCIe標(biāo)準(zhǔn)，應(yīng)該會讓不同公司的IP 整合更容易、生態(tài)系統(tǒng)更具多樣性，勢必吸引更多的IC設(shè)計(jì)公司擁抱Chiplet設(shè)計(jì)理念。
串起Chiplet生態(tài)系 UCIe標(biāo)準(zhǔn)至為關(guān)鍵
日月光、超微(AMD)、安謀(Arm) 、Google Cloud、英特爾(Intel)、Meta、微軟(Microsoft)、高通(Qualcomm)、三星(Samsung)和臺積電在2022年3月宣布， 將共同建構(gòu)一個(gè)名為Universal Chiplet Interconnect Express(UCIe)的產(chǎn)業(yè)聯(lián)盟，確立晶片與晶片間的互連標(biāo)準(zhǔn)，并促進(jìn)開放式的小晶片生態(tài)系。此一標(biāo)準(zhǔn)的推出，將使Chiplet設(shè)計(jì)概念更容易落實(shí)到實(shí)際的晶片設(shè)計(jì)中，滿足未來的應(yīng)用需求。
英特爾執(zhí)行副總裁暨資料中心和AI事業(yè)群總經(jīng)理Sandra Rivera表示，將多個(gè)小晶片整合至單一封裝、在各個(gè)市場提供產(chǎn)品創(chuàng)新，是半導(dǎo)體產(chǎn)業(yè)的未來，也是英特爾IDM 2.0 策略的重要支柱。一個(gè)開放的小晶片生態(tài)系對于這個(gè)未來十分重要，藉由主要業(yè)界合作伙伴在UCIe聯(lián)盟下的通力合作，朝向改變業(yè)界提供新產(chǎn)品方式的共同目標(biāo)前進(jìn)。該組織代表一個(gè)多樣化的市場生態(tài)系，將滿足客戶對于更加客製化的封裝層級整合需求，從一個(gè)可互通、多廠商的生態(tài)系，連結(jié)同級最佳晶片到晶片互連和協(xié)定。
在宣布成立聯(lián)盟的同時(shí)，發(fā)起企業(yè)還通過了UCIe 1.0規(guī)范。這是一款開放式業(yè)界標(biāo)準(zhǔn)，于封裝層級建立無所不在的互連。UCIe 1.0規(guī)范涵蓋晶片到晶片I/O實(shí)體層、晶片到晶片協(xié)定和軟體堆疊，均利用成熟的PCI Express(PCIe)和Compute Express Link(CXL)業(yè)界標(biāo)準(zhǔn)所制定。此規(guī)范將提供給UCIe成員，并可從網(wǎng)站下載。
發(fā)起企業(yè)包括重要的云端服務(wù)供應(yīng)商、晶圓代工廠、系統(tǒng)OEM、IP供應(yīng)商和晶片設(shè)計(jì)業(yè)者，且目前正處于整合成開放標(biāo)準(zhǔn)組織的最后階段。今年稍晚整合成新的UCIe產(chǎn)業(yè)組織之后，成員企業(yè)將開始著手下一世代的UCIe技術(shù)，包含定義小晶片外型規(guī)格、管理、強(qiáng)化后的安全性和其它必要協(xié)定。
UCIe促成Chiplet普及 產(chǎn)業(yè)分工更細(xì)膩
對于UCIe標(biāo)準(zhǔn)的前景，益華電腦(Cadence)產(chǎn)品技術(shù)處長孫自君(圖2)很篤定地認(rèn)為，這是一個(gè)幾乎能保證100%成功的業(yè)界標(biāo)準(zhǔn)。為何對UCIe如此有信心？他分析，從產(chǎn)業(yè)生態(tài)的角度來看，不同的大客戶跟製造陣營都已經(jīng)匯集在UCIe的大傘下， 這意味著UCIe標(biāo)準(zhǔn)背后，有一個(gè)極為完整的價(jià)值鏈支撐。這是一個(gè)技術(shù)標(biāo)準(zhǔn)能否成功的重要因素。
圖2 Cadence產(chǎn)品技術(shù)處長孫自君
從技術(shù)的角度來看，UCIe也是一個(gè)十分全面的標(biāo)準(zhǔn)。從通訊協(xié)定到軟硬體的模型，UCIe都將其標(biāo)準(zhǔn)化，這意味著產(chǎn)業(yè)鏈裡的不同成員，都將因?yàn)閁CIe標(biāo)準(zhǔn)的出現(xiàn)，直接進(jìn)入「車同軌、書同文」的狀態(tài)，而且對設(shè)計(jì)開發(fā)者跟生產(chǎn)製造者來說，有了標(biāo)準(zhǔn)模型，才能更有效率地把自己該做的工作做好。
正因?yàn)閁CIe是一個(gè)廣獲主要半導(dǎo)體客戶與製造商支持，而且涵蓋面十分完整的技術(shù)標(biāo)準(zhǔn)，所以UCIe標(biāo)準(zhǔn)廣獲業(yè)界採納，基本上是可以確定的事情。Chiplet設(shè)計(jì)架構(gòu)也將因?yàn)閁CIe標(biāo)準(zhǔn)的確立，得以進(jìn)一步蓬勃發(fā)展。事實(shí)上，有很多中國的IP業(yè)者，在UCIe 標(biāo)準(zhǔn)公布后不久，就已經(jīng)推出對應(yīng)的IP授權(quán)方案，以便在即將全面到來的Chiplet時(shí)代卡到好位子。
孫自君認(rèn)為，在UCIe補(bǔ)上Chiplet發(fā)展的關(guān)鍵拼圖后，未來半導(dǎo)體產(chǎn)業(yè)內(nèi)的每一家公司，都必須更深入思考兩個(gè)問題，一是客戶的真實(shí)需求為何？二是自己的核心能力/技術(shù)到底是什麼？因?yàn)樵贑hiplet大行其道之后，市場上會出現(xiàn)許多專門為Chiplet所設(shè)計(jì)的IP，甚至是已經(jīng)做好的Chiplet產(chǎn)品。在某些情況下，IC供應(yīng)商可能只要在市面上挑選自己要的Chiplet，完成整合設(shè)計(jì)，交給OSAT完成封裝製程后，就可以推出自己的產(chǎn)品。
在這個(gè)情況下，最了解市場跟客戶真實(shí)需求，以及IC使用案例的晶片供應(yīng)商，將享有莫大的競爭優(yōu)勢。另一方面，IC設(shè)計(jì)公司也必須更深入去思考自己的核心能力/技術(shù)究竟為何，專注在自己最擅長的領(lǐng)域，才能把自己的優(yōu)勢發(fā)揮到極致，在市場競爭中勝出。
