verilog

• FPGA打磚塊小游戲
  

  今天給大俠帶來(lái)在FPAG技術(shù)交流群里平時(shí)討論的問(wèn)題答疑合集，以后還會(huì)多推出本系列，話(huà)不多說(shuō)，上貨。Q：FPGA打磚塊小游戲，如何基于FPGA用verilog語(yǔ)言在Vivado平臺(tái)上寫(xiě)打磚塊小游戲，最好能用到PS2與VGA。

  FPGA技術(shù)江湖

  1034

  12/06 12:30

  FPGA verilog
• emacs中怎樣折疊Verilog代碼
  

  在verilog編寫(xiě)代碼時(shí)，可能模塊列表太長(zhǎng)，或者變量定義列表太長(zhǎng)，不容易看到代碼的重點(diǎn)。用代碼折疊功能可以大方便的看代碼、編寫(xiě)代碼的效率。

  陳鋒

  516

  11/10 09:55

  verilog
• FPGA新手，準(zhǔn)備FPGA大賽AMD基礎(chǔ)賽道如何選型？
  

  Q：一個(gè)剛?cè)腴T(mén)fpga沒(méi)多久的新手，想問(wèn)問(wèn)為了準(zhǔn)備fpga大賽amd的基礎(chǔ)賽道如何選型？編寫(xiě)過(guò)32等單片機(jī)，現(xiàn)在把verilog學(xué)完了，手上有一塊altera颶風(fēng)四代學(xué)習(xí)板，但是現(xiàn)在需要買(mǎi)一塊amd（fpga/zynq）的板子練習(xí)一下vivado的使用等，順便作為比賽用的板子，想問(wèn)問(wèn)該怎么選型（比賽自選命題應(yīng)該偏向控制類(lèi)，暫時(shí)沒(méi)定做什么項(xiàng)目）

  FPGA技術(shù)江湖

  1953

  10/28 12:00

  FPGA Python
• 介紹幾個(gè)用emacs寫(xiě)verilog的好用的插件
  

  介紹幾個(gè)用emacs寫(xiě)verilog的好用的插件，效率翻倍。projectile是以項(xiàng)目為單位進(jìn)行編輯插件。默認(rèn)會(huì)把git、mercurial hg的根目錄當(dāng)作項(xiàng)目根目錄，也可以手動(dòng)創(chuàng)建一個(gè).projectile的空文件作為項(xiàng)目根路徑的標(biāo)記。這里（https://docs.projectile.mx/projectile/index/html）有詳細(xì)介紹。

  陳鋒

  1808

  10/17 16:59

  verilog
• Verilog HDL 會(huì)被淘汰嗎？
  

  今天給大俠帶來(lái)在FPAG技術(shù)交流群里平時(shí)討論的問(wèn)題答疑合集（二十三），以后還會(huì)多推出本系列，話(huà)不多說(shuō)，上貨。Q：Verilog會(huì)被淘汰嗎?現(xiàn)在hls越來(lái)越強(qiáng)大，hls有什么Verilog做不到的事情嗎，Verilog大家認(rèn)為是否會(huì)被淘汰呢，我現(xiàn)在一直在用Verilog做FPGA和asic，慌得一匹。

  FPGA技術(shù)江湖

  1232

  10/08 13:00

  verilog verilog hdl
• 寫(xiě) Verilog 如何做到心中有電路？
  FPGA技術(shù)交流群目前已有十多個(gè)群，QQ和微信均覆蓋，有需要的大俠可以進(jìn)群，一起交流學(xué)習(xí)，共同進(jìn)步。

  FPGA技術(shù)江湖

  992

  09/10 16:25

  電路 verilog
• FPGA Verilog HDL代碼如何debug？
  Verilog代碼如何debug？最近學(xué)習(xí)fpga，寫(xiě)了不少verilog，開(kāi)始思考如何debug的問(wèn)題！c語(yǔ)言是順序執(zhí)行，而verilog是并行執(zhí)行，想請(qǐng)教如何debug自己的verilog代碼，我以前一直都是對(duì)照著modelsim上的方針波形來(lái)看看哪里有邏輯錯(cuò)誤！

  FPGA技術(shù)江湖

  1978

  09/09 16:40

  verilog verilog hdl
• 講個(gè)SystemVerilog disable語(yǔ)句的坑
  

  記錄個(gè)使用SystemVerilog disable語(yǔ)句時(shí)遇到的坑，這個(gè)坑有點(diǎn)反直覺(jué)，以至于我當(dāng)時(shí)有點(diǎn)不信，覺(jué)得可能是EDA仿真工具的問(wèn)題。后來(lái)查看了SystemVerilog手冊(cè)和使用不同EDA工具進(jìn)行驗(yàn)證，才慢慢接受了。結(jié)論是：SystemVerilog disable block_name或task時(shí)，會(huì)把hierarchy一致的block_name或task的線(xiàn)程都停掉。

  專(zhuān)芯致志er

  942

  09/04 08:55

  verilog EDA仿真
• FIFO的使用方式
  

  建議使用FIFO采用的三個(gè)方式

  森森Tech

  1608

  09/04 21:53

  FPGA verilog
• 基于matlab FPGA verilog的FIR濾波器設(shè)計(jì)
  

  今天和大俠簡(jiǎn)單聊一聊基于matlab FPGA verilog的FIR濾波器設(shè)計(jì)，話(huà)不多說(shuō)，上貨。本次設(shè)計(jì)實(shí)現(xiàn)8階濾波器，9個(gè)系數(shù)，由于系數(shù)的對(duì)稱(chēng)性，h(0)=h(8)，h1(1)=h(7)，h(2)=h(6)，h(3)=h(5)，h(4)為中間單獨(dú)一個(gè)系數(shù)。根據(jù)公式：

  FPGA技術(shù)江湖

  4138

  05/30 10:30

  verilog matlab
• 如何提高Verilog代碼編寫(xiě)水平？
  

  在IC設(shè)計(jì)端的諸多崗位中，只要提到基礎(chǔ)知識(shí)和必備技能，就一定少不了Verilog。按照20年芯片設(shè)計(jì)老兵的說(shuō)法“1. 知道m(xù)odule的基本框架。2. 知道怎么寫(xiě)assign，和always塊。3. 其他沒(méi)有了?！币簿褪钦f(shuō)用VerilogHDL做設(shè)計(jì)不要追求花架子，要多花心思在電路設(shè)計(jì)上。

  IC修真院

  2796

  03/08 09:50

  ic設(shè)計(jì) verilog
• verilog和vhdl的區(qū)別
  在數(shù)字電路設(shè)計(jì)中，Verilog和VHDL是兩種最常用的硬件描述語(yǔ)言（HDL）。它們都用于描述電路結(jié)構(gòu)和行為，并在工業(yè)界和學(xué)術(shù)界廣泛使用。本文將探討Verilog和VHDL之間的區(qū)別，包括語(yǔ)法、應(yīng)用領(lǐng)域和編程風(fēng)格等方面。

  eefocus_3901714

  6871

  02/13 17:23

  verilog vhdl
• systemverilog和verilog的區(qū)別
  SystemVerilog和Verilog是硬件描述語(yǔ)言（HDL），廣泛用于電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域。這兩種語(yǔ)言都具有描述電路行為和結(jié)構(gòu)的能力，但在某些方面存在明顯的差異。

  eefocus_3901714

  9021

  01/23 11:20

  eda verilog

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