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SK海力士計劃明年量產的HBM4（第6代高帶寬存儲器）正在陸續(xù)揭曉。SK海力士計劃將HBM DRAM新產品的供應周期從2年加快至1年，并與臺積電合作，以應對人工智能（AI）行業(yè)增長導致的需求激增而對客戶定制的HBM需求。
據半導體行業(yè)消息，SK海力士最早將于2025年完成HBM4的開發(fā)，并開始量產。5月13日，SK海力士HBM先進技術團隊（TL）負責人Kim Kwi-wook在首爾廣津區(qū)華克山莊首爾舉行的“International Memory Workshop （IMW） 2024”活動上公布了路線圖，他說：“我們每兩年開發(fā)一次HBM DRAM產品，但由于最近的技術進步，這個周期已經加快了大約一年。
與2014年第一代產品發(fā)布后每2年更換一次的第1~5代高帶寬內存不同，第6代（HBM4）和第7代（HBM4E）高帶寬內存預計將分別在2025年和2026年完成技術開發(fā)和量產。
與其前身HBM3E相比，HBM4有望將帶寬提高1.4倍，集成度提高1.3倍，電源效率提高30%。今年3月，SK海力士出席了NVIDIA半導體大會“GTC 2024”，并宣布HBM4將通過堆疊16層，將數據處理能力從24~36GB（GB）提高到每芯片48GB，這與現有的HBM不同，HBM將DRAM芯片從8層堆疊到12層，DRAM芯片預計將采用與其前身相同的1bnm（10nm級）DRAM。
作為16層堆疊DRAM芯片的技術，將采用“高級MR-MUF”方法，而不是直接將芯片和芯片結合在一起的“混合鍵合”。Kim解釋了原因，他說：“在HBM大規(guī)模生產過程中應用混合鍵合仍然存在良率問題。
為了利用混合鍵合技術將芯片直接粘合在一起，必須首先解決△保持粘接層（接縫部分）的平整度、△提高粘接強度、△在納米尺度上控制顆粒等技術難題。
業(yè)界都在關注 SK 海力士公告中HBM 電源效率的提升。一般來說，當半導體的性能提高時，功耗也會增加。傳統(tǒng)觀點認為，要降低功耗，必須以生產工藝的改進為支撐。
臺積電已同意與SK海力士合作進行HBM4的量產。臺積電近日在荷蘭阿姆斯特丹召開臺積電歐洲技術研討會，宣布將采用12FFC+（12nm工藝）和N5（5nm工藝）生產SK海力士的HBM4基礎芯片。業(yè)界曾預測 7nm 工藝將應用于 HBM4 基礎芯片的生產，但兩家公司決定采用更精細的工藝。
基礎芯片是安裝在DRAM芯片（核心芯片）底部的關鍵組件，通過與處理單元（邏輯芯片）協調各種計算來控制HBM。該基礎芯片消耗的功率約為 HBM DRAM 總功率的 40%，通過改進這一點，HBM4 的功耗與其前代產品相比可降低 30%。
“臺積電的 12nm 工藝非常適合 HBM4 的量產，”臺積電的一位高管在活動中解釋說，“允許內存公司配置帶寬超過 2 TB 的 12 層堆疊或 16 層堆疊 HBM DRAM。
同時，他表示，“我們正在與主要內存供應商合作，形成HBM4生態(tài)系統(tǒng)”，這表明不僅與SK海力士合作，還與三星電子和美光合作，大規(guī)模生產AI內存。
SK海力士將其自制基礎模具轉移到臺積電的代工工藝的另一個原因是客戶對定制HBM的需求。與根據半導體標準 （JEDEC） 制造和供應的傳統(tǒng) DRAM 不同，HBM 正在迅速增加客戶定制的需求，以匹配公司的加工設備和半導體設計。兩家公司計劃在基礎芯片中增加系統(tǒng)半導體中使用的各種功能，以滿足客戶需求。
此外，臺積電宣布將把處理單元和12層HBM芯片整合到一個AI芯片中，將其尖端封裝技術“CoWoS”（Chip-on-Wafer-on-Substrate）升級為“CoWoS-L”和“CoWoS-R”。當該技術商業(yè)化后，搭載HBM4的下一代AI半導體的數據處理能力有望達到每顆芯片576GB。
三星電子還計劃將其HBM開發(fā)團隊進行雙重化，以加快新產品的開發(fā)并升級先進封裝技術以對抗聯盟。為了增強 HBM 的競爭力，三星電子決定 HBM3E 由之前負責 HBM 開發(fā)的“DRAM 設計團隊”負責，HBM4 將由新成立的“HBM 開發(fā)團隊”負責。尖端封裝技術“I-Cube”也有望在6月在美國硅谷舉行的“三星晶圓代工論壇（SFF）2024”上公布其未來發(fā)展計劃。
