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  • FPGA的設(shè)計(jì)優(yōu)化與DDR3的使用
    FPGA的設(shè)計(jì)優(yōu)化與DDR3的使用
    fpga學(xué)徒一枚，會(huì)持續(xù)分享FPGA學(xué)習(xí)周報(bào)，也歡迎各位小伙伴指正。1.面積優(yōu)化：就是在實(shí)現(xiàn)預(yù)定功能的情況下，使用更小的面積。通過優(yōu)化，可以使設(shè)計(jì)能夠運(yùn)行在資源較少的平臺(tái)上，節(jié)約成本，也可以為其他設(shè)計(jì)提供面積資源。
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    15小時(shí)前
  • I2C通信模塊的設(shè)計(jì)和“AT24C64 型號(hào)的EEPROM 芯片通信”實(shí)踐
    I2C通信模塊的設(shè)計(jì)和“AT24C64 型號(hào)的EEPROM 芯片通信”實(shí)踐
    I2C 是很常見的一種總線協(xié)議，使用兩條線在主控制器和從機(jī)之間進(jìn)行數(shù)據(jù)通信。一條是 SCL(串行時(shí)鐘線)，另外一條是 SDA(串行數(shù)據(jù)線)。這兩條線都需要接上拉電 阻。因?yàn)閮H有一根數(shù)據(jù)線，所以I2C通信是半雙工的。
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    19小時(shí)前
  • 源碼系列：基于FPGA的音樂蜂鳴器設(shè)計(jì)（附源工程）
    源碼系列：基于FPGA的音樂蜂鳴器設(shè)計(jì)（附源工程）
    今天給大俠帶來基于FPGA的音樂蜂鳴器設(shè)計(jì)。本設(shè)計(jì)使用的是無源蜂鳴器，也可稱為聲響器，原理電路圖如下所示。它沒有內(nèi)部驅(qū)動(dòng)電路，無源蜂鳴器工作的理想信號(hào)為方波，如果給直流，蜂鳴器是不響應(yīng)的，因?yàn)榇怕泛愣?，鉬片不能震動(dòng)發(fā)音。
  • 源碼系列：基于FPGA的中值濾波器設(shè)計(jì)(附源碼)
    源碼系列：基于FPGA的中值濾波器設(shè)計(jì)(附源碼)
    今天給大俠帶來基于FPGA的中值濾波器設(shè)計(jì)。本設(shè)計(jì)采用3*3的滑動(dòng)窗口，先將3*3窗口中每一列數(shù)據(jù)進(jìn)行從大到小的排序，列排序后，再對(duì)窗口中每一行的數(shù)據(jù)從大到小進(jìn)行排序，之后再對(duì)窗口中對(duì)角線上的數(shù)據(jù)進(jìn)行排序，得到中間值，即為9個(gè)數(shù)的中值。其示意圖如下：
  • 鴻道Intewell操作系統(tǒng)的Windows實(shí)時(shí)拓展方案
    鴻道Intewell作為一個(gè)國(guó)產(chǎn)工業(yè)操作系統(tǒng)，鴻道Intewell-Win為工業(yè)自動(dòng)化、軌道交通、能源電力、汽車電子、儀器儀表等行業(yè)提供了一個(gè)高性能、高可靠性的實(shí)時(shí)操作系統(tǒng)解決方案，同時(shí)還保持了與Windows應(yīng)用生態(tài)的兼容性。
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    12/25 09:11
  • 見證 2024｜九圖帶您回顧芯驛電子年度高光時(shí)刻
    見證 2024｜九圖帶您回顧芯驛電子年度高光時(shí)刻
    2024 年，是芯驛電子技術(shù)創(chuàng)新與行業(yè)合作齊頭并進(jìn)的一年。作為一家擁有?AUMO（專注車載智能）?和?ALINX（聚焦 FPGA 行業(yè)解決方案）?品牌的企業(yè)，我們始終以客戶為中心，致力于幫助客戶降低產(chǎn)品開發(fā)驗(yàn)證成本、加速產(chǎn)品上市周期。 AUMO 智能車載領(lǐng)域的創(chuàng)新與成長(zhǎng) 2024 年 3 月 18 日，AUMO 成功通過了 ISO 26262:2018 功能安全 ASIL D 流程認(rèn)證，標(biāo)志著芯驛
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    12/25 09:04
  • Cadence Palladium Z3 和 Protium X3 系統(tǒng)
    楷登電子（美國(guó) Cadence 公司，NASDAQ：CDNS）在上半年推出了新一代 Cadence? Palladium? Z3 Emulation 和 Protium? X3 FPGA 原型驗(yàn)證系統(tǒng)，這是一個(gè)顛覆性的數(shù)字孿生平臺(tái)，基于業(yè)界卓越的 Palladium Z2 和 Protium X2 系統(tǒng)，旨在應(yīng)對(duì)日益復(fù)雜的系統(tǒng)和半導(dǎo)體設(shè)計(jì)，加速更先進(jìn)的 SoC 的開發(fā)進(jìn)度。Palladium 和
  • Lattice連發(fā)三款新品，鞏固其在中小型FPGA市場(chǎng)的地位
    Lattice連發(fā)三款新品，鞏固其在中小型FPGA市場(chǎng)的地位
    Lattice認(rèn)為，未來驅(qū)動(dòng)公司業(yè)績(jī)?cè)鲩L(zhǎng)的關(guān)鍵點(diǎn)有五大方向，分別為：網(wǎng)絡(luò)邊緣AI中的推理，數(shù)據(jù)中心AI中的平臺(tái)管理功能和網(wǎng)絡(luò)安全功能，傳感器到云端互聯(lián)的接口轉(zhuǎn)換和適配，后量子安全，以及機(jī)器人&仿真機(jī)器人中的AI功能和接口等。
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    12/23 16:57
  • 基于 FPGA Vivado 的數(shù)字鐘設(shè)計(jì)（附源工程）
    基于 FPGA Vivado 的數(shù)字鐘設(shè)計(jì)（附源工程）
    今天給大俠帶來基于 FPGA Vivado 的數(shù)字鐘設(shè)計(jì)，開發(fā)板實(shí)現(xiàn)使用的是Digilent basys 3。話不多說，上貨。本篇掌握基于diagram的Vivado工程設(shè)計(jì)流程，學(xué)會(huì)使用IP集成器，添加 IP 目錄并調(diào)用其中的IP。本篇實(shí)現(xiàn)了一個(gè)簡(jiǎn)單的數(shù)字鐘，能實(shí)現(xiàn)計(jì)時(shí)的功能。由于數(shù)碼管只有4位，因此本數(shù)字鐘只能計(jì)分和秒。本系統(tǒng)的邏輯部分主要由74系列的IP構(gòu)成。
  • ALINX 發(fā)布 AXVU13P：AMD Virtex UltraScale+ FPGA 開發(fā)平臺(tái)
    ALINX 正式發(fā)布 AMD Virtex UltraScale+ 系列 FPGA PCIe 3.0 綜合開發(fā)平臺(tái) AXVU13P！ 這款搭載 AMD 16nm 工藝 XCVU13P 芯片的高性能開發(fā)驗(yàn)證平臺(tái)，憑借卓越的計(jì)算能力和靈活的擴(kuò)展性，專為應(yīng)對(duì)復(fù)雜應(yīng)用場(chǎng)景和高帶寬需求而設(shè)計(jì)，助力技術(shù)開發(fā)者加速產(chǎn)品創(chuàng)新與部署。 隨著 5G、人工智能和高性能計(jì)算等領(lǐng)域的迅猛發(fā)展，各行業(yè)對(duì)計(jì)算能力、靈活性和高速
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    12/20 15:13

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