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  • FPGA的設計優(yōu)化與DDR3的使用
    FPGA的設計優(yōu)化與DDR3的使用
    fpga學徒一枚，會持續(xù)分享FPGA學習周報，也歡迎各位小伙伴指正。1.面積優(yōu)化：就是在實現(xiàn)預定功能的情況下，使用更小的面積。通過優(yōu)化，可以使設計能夠運行在資源較少的平臺上，節(jié)約成本，也可以為其他設計提供面積資源。
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    15小時前
  • I2C通信模塊的設計和“AT24C64 型號的EEPROM 芯片通信”實踐
    I2C通信模塊的設計和“AT24C64 型號的EEPROM 芯片通信”實踐
    I2C 是很常見的一種總線協(xié)議，使用兩條線在主控制器和從機之間進行數(shù)據(jù)通信。一條是 SCL(串行時鐘線)，另外一條是 SDA(串行數(shù)據(jù)線)。這兩條線都需要接上拉電 阻。因為僅有一根數(shù)據(jù)線，所以I2C通信是半雙工的。
  • 源碼系列：基于FPGA的音樂蜂鳴器設計（附源工程）
    源碼系列：基于FPGA的音樂蜂鳴器設計（附源工程）
    今天給大俠帶來基于FPGA的音樂蜂鳴器設計。本設計使用的是無源蜂鳴器，也可稱為聲響器，原理電路圖如下所示。它沒有內部驅動電路，無源蜂鳴器工作的理想信號為方波，如果給直流，蜂鳴器是不響應的，因為磁路恒定，鉬片不能震動發(fā)音。
  • 源碼系列：基于FPGA的中值濾波器設計(附源碼)
    源碼系列：基于FPGA的中值濾波器設計(附源碼)
    今天給大俠帶來基于FPGA的中值濾波器設計。本設計采用3*3的滑動窗口，先將3*3窗口中每一列數(shù)據(jù)進行從大到小的排序，列排序后，再對窗口中每一行的數(shù)據(jù)從大到小進行排序，之后再對窗口中對角線上的數(shù)據(jù)進行排序，得到中間值，即為9個數(shù)的中值。其示意圖如下：
  • 鴻道Intewell操作系統(tǒng)的Windows實時拓展方案
    鴻道Intewell作為一個國產工業(yè)操作系統(tǒng)，鴻道Intewell-Win為工業(yè)自動化、軌道交通、能源電力、汽車電子、儀器儀表等行業(yè)提供了一個高性能、高可靠性的實時操作系統(tǒng)解決方案，同時還保持了與Windows應用生態(tài)的兼容性。
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    12/25 09:11
  • 見證 2024｜九圖帶您回顧芯驛電子年度高光時刻
    見證 2024｜九圖帶您回顧芯驛電子年度高光時刻
    2024 年，是芯驛電子技術創(chuàng)新與行業(yè)合作齊頭并進的一年。作為一家擁有?AUMO（專注車載智能）?和?ALINX（聚焦 FPGA 行業(yè)解決方案）?品牌的企業(yè)，我們始終以客戶為中心，致力于幫助客戶降低產品開發(fā)驗證成本、加速產品上市周期。 AUMO 智能車載領域的創(chuàng)新與成長 2024 年 3 月 18 日，AUMO 成功通過了 ISO 26262:2018 功能安全 ASIL D 流程認證，標志著芯驛
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    12/25 09:04
  • Cadence Palladium Z3 和 Protium X3 系統(tǒng)
    楷登電子（美國 Cadence 公司，NASDAQ：CDNS）在上半年推出了新一代 Cadence? Palladium? Z3 Emulation 和 Protium? X3 FPGA 原型驗證系統(tǒng)，這是一個顛覆性的數(shù)字孿生平臺，基于業(yè)界卓越的 Palladium Z2 和 Protium X2 系統(tǒng)，旨在應對日益復雜的系統(tǒng)和半導體設計，加速更先進的 SoC 的開發(fā)進度。Palladium 和
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    12/25 08:41
  • Lattice連發(fā)三款新品，鞏固其在中小型FPGA市場的地位
    Lattice連發(fā)三款新品，鞏固其在中小型FPGA市場的地位
    Lattice認為，未來驅動公司業(yè)績增長的關鍵點有五大方向，分別為：網絡邊緣AI中的推理，數(shù)據(jù)中心AI中的平臺管理功能和網絡安全功能，傳感器到云端互聯(lián)的接口轉換和適配，后量子安全，以及機器人&仿真機器人中的AI功能和接口等。
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    12/23 16:57
  • 基于 FPGA Vivado 的數(shù)字鐘設計（附源工程）
    基于 FPGA Vivado 的數(shù)字鐘設計（附源工程）
    今天給大俠帶來基于 FPGA Vivado 的數(shù)字鐘設計，開發(fā)板實現(xiàn)使用的是Digilent basys 3。話不多說，上貨。本篇掌握基于diagram的Vivado工程設計流程，學會使用IP集成器，添加 IP 目錄并調用其中的IP。本篇實現(xiàn)了一個簡單的數(shù)字鐘，能實現(xiàn)計時的功能。由于數(shù)碼管只有4位，因此本數(shù)字鐘只能計分和秒。本系統(tǒng)的邏輯部分主要由74系列的IP構成。
  • ALINX 發(fā)布 AXVU13P：AMD Virtex UltraScale+ FPGA 開發(fā)平臺
    ALINX 正式發(fā)布 AMD Virtex UltraScale+ 系列 FPGA PCIe 3.0 綜合開發(fā)平臺 AXVU13P！ 這款搭載 AMD 16nm 工藝 XCVU13P 芯片的高性能開發(fā)驗證平臺，憑借卓越的計算能力和靈活的擴展性，專為應對復雜應用場景和高帶寬需求而設計，助力技術開發(fā)者加速產品創(chuàng)新與部署。 隨著 5G、人工智能和高性能計算等領域的迅猛發(fā)展，各行業(yè)對計算能力、靈活性和高速
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    12/20 15:13
  • Xilinx Zynq系列FPGA實現(xiàn)神經網絡中相關資源評估
    Xilinx Zynq系列FPGA實現(xiàn)神經網絡中相關資源評估
    FPGA并沒有像軟件那樣用已有的cache，F(xiàn)PGA的HLS編譯器會在FPGA中創(chuàng)建一個快速的memory architecture以最好的適應算法中的數(shù)據(jù)樣式（data layout）。因此FPGA可以有相互獨立的不同大小的內部存儲空間，例如寄存器，移位寄存器，F(xiàn)IFOs和BRAMs。
  • FPGA“探花”萊迪思：2025下半年迎來“U形復蘇”？
    FPGA“探花”萊迪思：2025下半年迎來“U形復蘇”？
    營收排名全球第三的FPGA企業(yè)萊迪思(Lattice Semiconductor)正在面臨增長難題。當前，全球半導體產業(yè)在經歷全行業(yè)下行周期后普遍回暖，“逆勢而行”的萊迪思將如何破局？
  • 加強低功耗FPGA的領先地位
    加強低功耗FPGA的領先地位
    在快速發(fā)展的技術領域，從以云端為中心到以網絡邊緣為中心的創(chuàng)新轉變正在重塑數(shù)據(jù)的處理和利用方式。這種轉變的驅動力來自于對網絡邊緣人工智能、傳感器與云端互連以及彈性安全日益增長的需求。 FPGA憑借其無與倫比的靈活性和性能引領著這一變革。從數(shù)據(jù)中心到網絡邊緣設備，這些多功能器件正被集成到廣泛的應用中，實現(xiàn)更高效、更強大的計算解決方案。FPGA提供的加速處理能力和適應性，再加上人工智能（AI）技術的進步
  • 32.768Khz在電路中的作用
    32.768Khz在電路中的作用
    32.768Khz頻率在電路設計中被廣泛采用，主要是因為其特殊的數(shù)學特性。這個頻率值經過簡單的分頻處理，可以方便地得到各種常用的時間基準。例如，通過合適的電路對其進行15次二分頻，可以精確地產生1Hz的信號，這對于以秒為單位的計時功能實現(xiàn)非常關鍵。
  • FPGA Signal tap 邏輯分析儀使用教程
    FPGA Signal tap 邏輯分析儀使用教程
    本系列將帶來FPGA的系統(tǒng)性學習，從最基本的數(shù)字電路基礎開始，最詳細操作步驟，最直白的言語描述，手把手的“傻瓜式”講解，讓電子、信息、通信類專業(yè)學生、初入職場小白及打算進階提升的職業(yè)開發(fā)者都可以有系統(tǒng)性學習的機會。
  • 最實用的Modelsim使用教程
    最實用的Modelsim使用教程
    今天給大俠帶來最實用的Modelsim初級使用教程，話不多說，上貨。Modelsim仿真工具是Model公司開發(fā)的。它支持Verilog、VHDL以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比quartus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。
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    12/10 13:34
  • Xilinx PCIe高速接口入門實戰(zhàn)（二）
    Xilinx PCIe高速接口入門實戰(zhàn)（二）
    本文詳細介紹7 Series Intergrated Block for PCI ExpressPCIe硬核IP接口功能描述及PCIe配置空間相關內容。
  • FPGA打磚塊小游戲
    FPGA打磚塊小游戲
    今天給大俠帶來在FPAG技術交流群里平時討論的問題答疑合集，以后還會多推出本系列，話不多說，上貨。Q：FPGA打磚塊小游戲，如何基于FPGA用verilog語言在Vivado平臺上寫打磚塊小游戲，最好能用到PS2與VGA。
  • IP Your Way——您提供規(guī)格，然后SmartDV為您生成定制IP
    IP Your Way——您提供規(guī)格，然后SmartDV為您生成定制IP
    作者：Karthik Gopal SmartDV Technologies亞洲區(qū)總經理 智權半導體科技（廈門）有限公司總經理 無論是在出貨量巨大的消費電子市場，還是針對特定應用的細分芯片市場，差異化芯片設計帶來的定制化需求也在芯片設計行業(yè)中不斷凸顯，同時也成為了芯片設計企業(yè)實現(xiàn)更強競爭力和更高毛利的重要模式。所以，當您在為下一代SoC、ASIC或FPGA項目采購設計IP，或者尋求更適合的驗證解決方
  • Xilinx PCIe高速接口入門實戰(zhàn)（一）
    Xilinx PCIe高速接口入門實戰(zhàn)（一）
    本文對Xilinx 7 Series Intergrated Block for PCI Express PCIe硬核IP進行簡要介紹，主要包括7系列FPGA PCIe硬核資源支持、三IP硬核差異、PCIe硬核資源利用等相關內容。

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