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前言：不可否認(rèn)，5nm 制程的演進(jìn)是各項(xiàng)技術(shù)和產(chǎn)業(yè)逐步成熟、變革的必經(jīng)之路，亦是根基。
5nm 是核心工藝的重要節(jié)點(diǎn)
5nm 先進(jìn)制程已不僅僅是代工廠商之間的戰(zhàn)爭，它亦是核心工藝和半導(dǎo)體材料走到極限的重要轉(zhuǎn)折節(jié)點(diǎn)。
當(dāng)芯片制程演進(jìn)到 5nm，它晶體管的集成度和精細(xì)化程度都要比以往更高，可容納更復(fù)雜的電路設(shè)計(jì)，并將更豐富的功能融入其中。
但從目前行業(yè)的普遍應(yīng)用上看，許多產(chǎn)品用 28nm、14nm，甚至 10nm 就已綽綽有余，再費(fèi)勁花更高的成本與精力來研發(fā) 5nm 制程，暫且看來就是個(gè)賠本的買賣。
話雖如此，當(dāng)我們把目光放至未來，隨著 5G 和 AI 技術(shù)的發(fā)展，以及全球大數(shù)據(jù)的爆發(fā)式增長，5G 智能終端、VR/AR 產(chǎn)品、機(jī)器人、AI 和超算等產(chǎn)品的成熟和應(yīng)用，都將對芯片的性能、能耗和算力都有著更加嚴(yán)格的要求。
FinFET 工藝盛行多年
FinFET 和 FD-SOI 使摩爾定律得以延續(xù)傳奇，之后兩者卻走出了不同的發(fā)展道路。FinFET 工藝先拔頭籌，英特爾最早于 2011 年推出了商業(yè)化的 FinFET 工藝技術(shù)，顯著提高了性能并降低了功耗，之后臺積電采用 FinFET 技術(shù)亦取得了巨大的成功，隨后 FinFET 大放異彩，成為全球主流晶圓廠的首選。
隨著制程工藝的升級，晶體管的制作也面臨著困難，英特爾最早在 22nm 節(jié)點(diǎn)上首發(fā)了 FinFET 工藝，當(dāng)時(shí)叫做 3D 晶體管，就是將原本平面的晶體管變成立體的 FinFET 晶體管，提高了性能，降低了功耗。
FinFET 晶體管隨后也成為全球主要晶圓廠的選擇，一直用到現(xiàn)在的 7nm 及 5nm 工藝。
隨著制程技術(shù)的升級，芯片的電晶體制作也面臨著瓶頸。英特爾最早在 22 納米的節(jié)點(diǎn)上首先使用了 FinFET 電晶體技術(shù)，不僅提高了芯片的性能，也降低了功耗，隨后，F(xiàn)inFET 電晶體也成為全球主要晶圓廠制程發(fā)展的選擇，一直用到現(xiàn)在的 7 納米及 5 納米制程節(jié)點(diǎn)上。
FinFET 與 FD-SOI 兩大工藝各有千秋，但隨著制程推進(jìn)到 5nm 節(jié)點(diǎn)，工藝技術(shù)的發(fā)展又將面臨一個(gè)新的分水嶺。
在大多數(shù)業(yè)內(nèi)人士看來，現(xiàn)階段包括 FinFET 和 FD-SOI 在內(nèi)的芯片工藝，都將在 5nm 制程之后失效。
與 FinFET 的不同之處在于，GAA 設(shè)計(jì)通道的四個(gè)面周圍有柵極，減少漏電壓并改善了對通道的控制，這是縮小工藝節(jié)點(diǎn)時(shí)的基本步驟。通過使用更高效的晶體管設(shè)計(jì)，加上更小的節(jié)點(diǎn)，將能實(shí)現(xiàn)更好的能耗比。
資深人士對此也提及，工藝節(jié)點(diǎn)不斷前進(jìn)的動(dòng)能在于提升性能、降低功耗。而當(dāng)工藝節(jié)點(diǎn)進(jìn)階到 3nm 時(shí)，F(xiàn)inFET 經(jīng)濟(jì)已不可行，將轉(zhuǎn)向 GAA。
值得注意的是，GAA 技術(shù)也有幾種不同的路線，未來的細(xì)節(jié)有待進(jìn)一步驗(yàn)證。而且，轉(zhuǎn)向 GAA 無疑涉及架構(gòu)的改變，業(yè)內(nèi)人士指出這對設(shè)備提出了不同的要求，據(jù)悉一些設(shè)備廠商已在開發(fā)特殊的刻蝕、薄膜設(shè)備在應(yīng)對。
目前，全球 FinFET 工藝已邁入 5 納米制程，F(xiàn)D-SOI 工藝也邁進(jìn)了 12 納米進(jìn)程。但英特爾、臺積電、三星都在準(zhǔn)備 3 納米甚至 2 納米工藝。據(jù)悉針對下一個(gè)節(jié)點(diǎn) 3 納米，正在開發(fā)一種全新設(shè)計(jì)的晶體管 GAA-FET，和目前使用的 FinFET 又不一樣。
FinFET 逐漸失效不可避免
半導(dǎo)體工藝制程在進(jìn)入 32nm 以下的節(jié)點(diǎn)后，每一步都?xì)v盡艱辛。在如此小的尺度上，人們習(xí)以為常的傳統(tǒng)物理定律都會逐漸失去效果，量子效應(yīng)逐漸成為制程前進(jìn)的攔路虎。為此，科學(xué)家和工程師們在過去的數(shù)年間發(fā)明了各種各樣的增強(qiáng)技術(shù)來對抗繼續(xù)微縮尺度所帶來的不確定性。
包括 High-K、特種金屬、SOI、FinFET、EUV 等技術(shù)紛至沓來，終于將半導(dǎo)體工藝的典型尺寸推進(jìn)至 7nm 時(shí)代、甚至 5nm 時(shí)代。但是如果要進(jìn)一步向更小尺寸的工藝節(jié)點(diǎn)前行的話，人們又遇到了更多的麻煩。
現(xiàn)有半導(dǎo)體制造的主流工藝往往采用“鰭片晶體管”也就是 FinFET 技術(shù)進(jìn)行，它成功地延續(xù)了 22nm 以下數(shù)代半導(dǎo)體工藝的發(fā)展。從技術(shù)發(fā)展角度來看，平面晶體管在尺寸縮小至 22nm 后，漏電流控制將變得很困難。這是因?yàn)閯輭?a class="article-link" target="_blank" href="/baike/1457992.html">隧道效應(yīng)導(dǎo)致了電流泄露。
從 22nm 時(shí)代開始，F(xiàn)inFET 就成為各家廠商用于縮小晶體管尺寸的法寶。不過再好的法寶也有失效的一天。
隨著晶體管尺度向 5nm 甚至 3nm 邁進(jìn)，F(xiàn)inFET 本身的尺寸已經(jīng)縮小至極限后，無論是鰭片距離、短溝道效應(yīng)、還是漏電和材料極限也使得晶體管制造變得岌岌可危，甚至物理結(jié)構(gòu)都無法完成。
GAA 因成本昂貴+難度極高成難點(diǎn)
半導(dǎo)體工藝發(fā)展到現(xiàn)在，雖然單個(gè)晶體管成本下降，但是就整體工藝流片和投產(chǎn)而言，成本是一路上揚(yáng)的，并且技術(shù)難度越來越高。
新世代工藝已經(jīng)高度集中到三星、臺積電和英特爾三家廠商手中，其他廠商無論是錢不夠，還是技術(shù)不夠，都已經(jīng)無法染指新的 GAA 工藝。
從 65nm 到 5nm 時(shí)代，28nm 工藝的成本為 0.629 億美元，但到了 5nm 時(shí)代，成本將暴增至 4.76 億美元，在 3nmGAA 時(shí)代，這個(gè)數(shù)值將進(jìn)一步提升。三星宣稱 3nm GAA 技術(shù)的成本比 5nm 會上升一些，可能會超過 5 億美元。
昂貴的價(jià)格相對應(yīng)的是極高的工藝難度。三星給出的有關(guān)制造 GAA 晶體管的工藝過程顯示，GAA 的制造和傳統(tǒng)的 FinFET 有一定的相似之處，但是其技術(shù)要求更高，難度也更大一些。
GAA 制造方式主要是通過外延反應(yīng)器在集體上制造出超晶格結(jié)構(gòu)，這樣的結(jié)構(gòu)至少需要硅鍺材料或者三層硅材料堆疊而成，并且還需要形成 STI 淺槽隔離，接下來需要多晶硅偽柵成像、隔離層和內(nèi)部隔離層成型、漏極和源極外延、溝道釋放、高 K 金屬柵極成型、隔離層中空、環(huán)形觸點(diǎn)成型等。
其中的難點(diǎn)在于如何環(huán)繞著納米線（片）溝道的柵極，其中 STI 淺槽隔離結(jié)構(gòu)后期的隔離層等制造都非常困難。
除了制造本身外，GAA 工藝要求 EUV 光刻的配合。因?yàn)楝F(xiàn)在半導(dǎo)體尺寸已經(jīng)如此之小，甚至遠(yuǎn)遠(yuǎn)小于光源的波長，EUV 已經(jīng)是必須的方法。
但是目前 EUV 光刻機(jī)還不夠成熟，芯片產(chǎn)能和速度都不夠快，因此在早期可能只有一部分采用 EUV 光刻完成，其余的部分依舊會采用沉浸式光刻和多重成像技術(shù)。
結(jié)尾
雖然目前包括三星、臺積電、英特爾都對 GAA 技術(shù)表示興趣或者已經(jīng)開始試產(chǎn)，但是 GAA 技術(shù)究竟是不是 5nm 之后甚至 3nm 和更遠(yuǎn)時(shí)代的最佳選擇，業(yè)內(nèi)還是有一些不同意見，但就目前來看，GAA 還是很接近的。
