EUV吞吐量/掩膜/成本/光罩/產(chǎn)能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準(zhǔn)備好？

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在每年一度的半導(dǎo)體行業(yè)戰(zhàn)略研討會（ISS）上，半導(dǎo)體行業(yè)的高管們都會討論半導(dǎo)體技術(shù)趨勢和全球市場的發(fā)展。這篇文章介紹了一位行業(yè)觀察家在會議上分享的內(nèi)容和結(jié)論。

為什么使用 EUV？
半導(dǎo)體行業(yè)的公司過去曾經(jīng)討論過，當(dāng) EUV 光刻技術(shù)的成本低于光學(xué)光刻時，將在半導(dǎo)體制造中實(shí)施 EUV 技術(shù)，但是現(xiàn)在，一些其它的因素正在推動 EUV 技術(shù)的采納。

周期時間 - 單次 EUV 曝光可以取代 3 次或更多的光學(xué)曝光，每個掩模層可以節(jié)省大約 1.5 天的時間。
邊緣放置誤差（EPE） - 創(chuàng)建圖案時使用多個掩膜會導(dǎo)致 EPE 的增加，將多個光學(xué)掩模簡化為單個 EUV 掩?？梢詫?EPE 減少高達(dá) 90%。
圖案保真度 - EUV 能夠創(chuàng)建出比多重圖形曝光技術(shù)更一致和更清晰的圖案，從而能夠?qū)崿F(xiàn)更嚴(yán)格的電氣參數(shù)分布。
成本 - 在某些情況下 EUV 也可能節(jié)約成本，但驅(qū)動 EUV 的主要是以上三點(diǎn)，即便稍微貴一些，EUV 也會因?yàn)樯鲜鋈齻€優(yōu)勢而被使用。

哪里需要 EUV？

NAND
不需要 -NAND 正處于從 2D 向 3D 的轉(zhuǎn)換過程中（2017 年，3D NAND 的產(chǎn)量首次超過了 2D NAND），NAND 發(fā)展的主要驅(qū)動來自于層數(shù)的擴(kuò)展，而不是光刻技術(shù)的進(jìn)化。3D NAND 相對更適合光學(xué)光刻，主要受到沉積和蝕刻發(fā)展的推動。

邏輯器件
需要 - 目前正在爬產(chǎn)的 7nm 邏輯器件使用光學(xué)光刻，有 80 多層掩膜，5nm 器件的掩膜數(shù)量將增加到 100 多個，而且整個周期時間長達(dá) 6 個月。我們預(yù)計，EUV 將用于第二代和第三代 7nm 邏輯工藝。

DRAM
需要 - 但是落后于邏輯器件。相較于邏輯器件，DRAM 的工藝更簡單，掩模數(shù)量大約有 5nm 邏輯工藝的一半，多重圖案掩膜數(shù)也更少。三星已經(jīng)推出了 18nm 的 DRAM，而且在沒有采用 EUV 技術(shù)的情況下推出了更低工藝尺寸的 DRAM。我們預(yù)計 EUV 將被用到 DRAM 上，但是在時間上會落后于邏輯器件。

第一代 7nm 邏輯工藝（7）
臺積電宣布于 2017 年第三季度投產(chǎn)了其 7FF 工藝，目前正在爬產(chǎn)階段。格羅方德預(yù)計將在今年晚些時候推出其 7LP 工藝。這兩種工藝都是基于光學(xué)光刻的，沒有使用 EUV 光刻層。這兩種工藝的最小金屬間距（MMP）均為 40 納米，采用 SADP 生產(chǎn)出 1D 金屬圖案。

第二代 7nm 邏輯工藝（7c）
去年，格羅方德在其技術(shù)研討會上討論了他們在 EUV 上的第一步動作，即在沒有保護(hù)膜的情況下使用 EUV 制造觸點(diǎn)和過孔。觸點(diǎn)和通孔的開口面積較?。s百分之幾），因此落在光罩上的粒子不太可能導(dǎo)致印刷缺陷。在沒有保護(hù)膜的情況下生產(chǎn)觸點(diǎn)和過孔可以最大限度地提高吞吐量，并且開始使用 EUV 時無需使用保護(hù)膜。雖然目前還沒有足夠的數(shù)據(jù)能夠確定這種生產(chǎn)方式能夠達(dá)到可以接受的良率，但是格羅方德認(rèn)為可以。

臺積電已經(jīng)在私下討論將 EUV 引入第二代 7nm 工藝的可能性。在日前舉辦的 2017 年 Q4 法說會上，臺積電透露，其極紫外光光刻機(jī)（extreme ultraviolet lithography: ，簡稱 EUV 光刻機(jī)）產(chǎn)能已經(jīng)取得了較大的進(jìn)步，目前已經(jīng)將其電源功率提高到 160W，助力 7nm 和 5nm 制造，而 250 瓦 EUV 也已經(jīng)安裝到位。

相對來說，7c 比較容易實(shí)現(xiàn)，不會造成面積縮小，所以不需要重新設(shè)計，7c 中使用 5 個 EUV 光刻層替換 15 個光學(xué)光刻層，從而減少了周期時間，EPE 和來改善循環(huán)時間，EPE 和電氣分布特性也得到了改善。

為了實(shí)施 7c 工藝，需要以下條件：

高吞吐能力的 EUV 工具 - 在某種程度上，確定的功耗和吞吐量是不變的。ASML 的機(jī)器有多個旋鈕可以調(diào)整吞吐能力，他們現(xiàn)在正在盡最大努力提高吞吐能力和機(jī)器運(yùn)行時間。他們現(xiàn)在出貨的 NXE3400b 應(yīng)該滿足這個要求。

大于 90%的正常運(yùn)行時間 - 在 12 月份的 IEDM 會議上，英特爾表示他們的 EUV 機(jī)器的正常運(yùn)行時間只有 75%左右。我采訪光刻技術(shù)專家時著重提出了這個問題。ASML 應(yīng)該有計劃改善正常運(yùn)行時間，NXE3400b 的正常運(yùn)行時間預(yù)計好不少。

保護(hù)膜 - 如果需要使用保護(hù)膜，它必須確保能夠承受所使用光源的功率。這個應(yīng)該沒有問題。

光罩檢查 - 盡管不是最佳方案，但是現(xiàn)在使用 eBeam 檢查。

光刻膠 - 目前的光刻膠對于 7nm 來說已經(jīng)足夠好了，盡管針對 30mJ/cm2 的劑量可能比針對 20mJ/cm2 的要高。

據(jù)這位觀察家預(yù)計，2019 年早期 7c 工藝就會投產(chǎn)。

第三代 7nm 邏輯工藝（7+）
臺積電和格羅方德都宣布了各自的 7nm+計劃，這種工藝下采用 EUV 光刻技術(shù)，接觸和過孔需要增加 1 個單獨(dú)的金屬層。這將導(dǎo)致尺寸的縮放，因此需要客戶重新設(shè)計。三星的 7LPP 工藝也面臨這個情形。為了在金屬層上采用 EUV 光刻技術(shù)，因?yàn)榻饘賹拥拈_放面積比例較高，因此需要使用保護(hù)膜。

據(jù)我預(yù)計，7nm+工藝的 MMP 為 36nm。在使用 EUV 的情形下，設(shè)計可以是 2D 模式，而不是 7 和 7C 使用的 1D。這意味著不僅最小金屬間距會從 40nm 降低到 36nm，設(shè)計還會從 1D 向 2D 的方向發(fā)展，從而改善布線效率，并進(jìn)一步降低硅片尺寸。7+工藝將用 9 個 EUV 層代替 23 個光學(xué)層。

為了實(shí)現(xiàn) 7+工藝，需要以下條件：

與上述 7c 要求相同的條件；

臺積電和格羅方德的 7 和 7c 產(chǎn)品需要重新設(shè)計。

一個保護(hù)膜，理想的傳輸效率> 90%。

光化檢查，保護(hù)膜可以不進(jìn)行 eBeam 檢查。

據(jù)預(yù)計，7+工藝將在 2019 年中到晚些時候開始進(jìn)入爬產(chǎn)階段。

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英特爾怎么樣？
英特爾的 10nm 工藝正處于爬產(chǎn)階段，它和代工廠的 7nm+工藝類似。英特爾的 10nm 工藝使用了代工廠沒有使用的一些尺寸增強(qiáng)技術(shù)，對于一些隨機(jī)邏輯單元來說可能密度更高，但代工廠的 SRAM 單元尺寸更小，所以哪種工藝密度更高取決于具體設(shè)計。

英特爾公司光刻總監(jiān) Janice Golda 在最近接受采訪時表示，英特爾還沒有決定是否推出一個 EUV 節(jié)點(diǎn)，但是在準(zhǔn)備就緒時會推出。

英特爾對工藝的進(jìn)展介紹引申出一個因問題，7nm 何時爬產(chǎn)？英特爾曾經(jīng)表示是 2020 年，但可能會跳票。

英特爾正在計劃推出 10nm+和 10nm++工藝，當(dāng)被問及英特爾是否可能為其中一個工藝引入 EUV 時，Janice 表示可以。據(jù)我估計，英特爾會在 2019 年推出的 10nm+工藝上采用 EUV。

5nm 邏輯工藝（5）
在 5nm 中會更廣泛地在 11 層或 12 層中使用 EUV，EUV 用于觸點(diǎn)、過孔以及關(guān)鍵金屬層，也可能用于鰭片切割。

鰭片和柵極目前分別采用 SAQP 和 SADP 工藝生產(chǎn)。由于 SADP 和 SAQP 能夠產(chǎn)生晶體管成型所需的平滑線條和空間，因此我預(yù)計，即使引入了 EUV，SADP 和 SAQP 工藝也能繼續(xù)使用。然而，在產(chǎn)生 5nm 的鰭片時，需要使用 4 或 5 個基于 SAQP 工藝的切割掩模，這道工藝可以用單個 EUV 切割掩模來替代。

最小金屬間距將是將是 26nm，這是 1D EUV 的間距閾值。

三星的路線圖是在 2019 年推出 6 納米和 5 納米，而臺積電也宣布將在 2019 年推出 5 納米。格羅方德還沒有宣布 5nm 的推出日期，據(jù)我預(yù)計會是 2020 年。

為了實(shí)現(xiàn) 5nm 邏輯工藝，需要以下條件：
和 7c/7+工藝相同的條件；
保護(hù)膜的傳輸效率> 90%或更好；
光化檢查技術(shù)是必須的；
更好的光刻膠。一位光刻技術(shù)專家曾經(jīng)說過，5nm 的缺陷率太高了，光刻膠的劑量可能會在 70mJ/cm2 左右。除非使用更好的光刻膠，否則劑量會隨著間距的縮小而增加，為了實(shí)現(xiàn)合適的吞吐能力，我們需要把劑量控制在 50mJ/cm2 以下。鑒于 6nm/5nm 的推出時間預(yù)計為 2019 年底，因此留給光刻膠的改善時間只有 12 到 18 個月。

EUV 吞吐能力
了解保護(hù)膜的吞吐能力和光刻膠劑量如何影響 EUV 的吞吐能力是非常重要的。ASML 有許多可調(diào)整項(xiàng)可用于優(yōu)化 EUV 工具，但是我無法得知它的吞吐能力模型，所以下面給出的只是對吞吐量的簡單近似。此處所示的吞吐能力不是絕對值，只是表示相對的影響。

首先要了解的第一件事是光通過曝光工具的路徑。EUV 光穿過保護(hù)膜（如果使用保護(hù)膜的話）后，從光罩上反彈，然后再次穿過保護(hù)膜（如果使用保護(hù)膜的話）。還有一種可選的類似于保護(hù)膜的薄膜，可以實(shí)現(xiàn)更高的傳輸效率。圖 1 顯示了光在曝光工具中的傳輸路徑。

圖 1 光在曝光工具中的傳輸路徑

目前，保護(hù)膜的透光率為 83%，通過兩次后，只有 69%的光線到達(dá)晶圓上，如果再使用薄膜的話，透射率就降到了 60%。如果將保護(hù)膜的透光率提高到 90%，那么只有 81%的光線到達(dá)鏡片上，如果晶圓同時帶有保護(hù)膜和薄膜的話，透射率便會降至 77%。

圖 2 顯示了吞吐能力和劑量以及透射率的關(guān)系。

圖 2 EUV 系統(tǒng)吞吐量

圖 2 中的虛線表示在 250 瓦的光源下，采用 96 個步驟，不使用保護(hù)膜，劑量為 20mJ/cm2，吞吐能力能夠達(dá)到 ASML 之前宣布的 125wph。在 ISS 會議上，ASML 談到了以更低的功率、更長的正常運(yùn)行時間得到 125wph 吞吐能力的方法。如果需要更多的工藝步驟的話，吞吐能力便會下降，邏輯器件的平均工藝步驟為 110 個左右。邏輯芯片不會填充整個光罩區(qū)域。圖 2 顯示了劑量對吞吐能力的巨大影響。ASML 可以通過一些方式將這個曲線平坦化，降低劑量的影響，但是劑量仍然是影響吞吐能力的一個關(guān)鍵因素。

劑量和吞吐能力
從圖 2 可以看出，劑量增加會降低吞吐能力?；谖液投辔皇褂?EUV 工具的光刻工程師的討論，目前的 7nm 工藝預(yù)計會使用 30mJ/cm2 的劑量。到 5nm 時，除非光刻膠技術(shù)出現(xiàn)明顯的提升，否則它的劑量會大幅上升到 70mJ/cm2。為了保證合理的吞吐能力，需要把 5nm 的劑量降低到 50mJ/cm2 以下，為了實(shí)現(xiàn) 6nm/5nm 的量產(chǎn)計劃，還有 12 到 18 個月的時間解決光刻膠問題。

晶圓產(chǎn)量預(yù)測
在預(yù)期中的 7、7c、7+（和英特爾的 10+）工藝爬產(chǎn)之后，我開發(fā)了一個圖 3 所示的晶圓產(chǎn)量預(yù)測（以千片晶圓 / 年為單位）。

圖 3 晶圓產(chǎn)能預(yù)測

這個表給出的只是邏輯器件的預(yù)測，在邏輯器件之后，預(yù)計 DRAM 將會在 2020 年和 2021 年用上 EUV 光刻技術(shù)。圖標(biāo)中包含了全球用于邏輯器件的 300mm 晶圓產(chǎn)能，以及 EUV 的占比。2019、2020 以及 2021 年 EUV 的占比分別為 2.75%、5.40%和 8.52%。圖中邏輯器件晶圓產(chǎn)能數(shù)據(jù)來自于 IC Knowleddge-300mm Watch 數(shù)據(jù)庫 -2017- 第六版。

圖中還給出了 EUV 層數(shù)數(shù)據(jù)。我將各個工藝需要的 EUV 層數(shù)和當(dāng)年上線的 EUV 工具進(jìn)行了對比，經(jīng)過對吞吐能力的保守預(yù)測之后，我發(fā)現(xiàn)它們將消耗掉大部分可用產(chǎn)能，只有一少部分能夠用在 DRAM 的生產(chǎn)上。我將這些層數(shù)預(yù)測值拿給 ASML 看，和 ASML 的預(yù)期基本一致。

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掩膜
圖 4 顯示了 7nm、7c、7+和 5nm 預(yù)計的掩膜數(shù)量和計算得出的周期時間。從這張圖可以看出，采用光學(xué)光刻技術(shù)的 5nm 晶圓的生產(chǎn)周期時間大約需要 6 個月，而使用 EUV 光刻技術(shù)的話，周期時間不到 4 個月。

圖 4 不同工藝節(jié)點(diǎn)的掩膜數(shù)量和周期時間

成本
在圖 5 中，我比較了 7c 和 7nm 工藝的晶圓成本、資本支出、潔凈室面積和周期時間的預(yù)測值。目前 7nm 的 EUV 掩模成本大約是 ArFi 掩模成本的 6 倍，雖然成本會隨著產(chǎn)量的增加而下降，但是我認(rèn)為它的下降幅度有限。7nm 需要 83 個光學(xué)掩模，而 7c 工藝則需要 68 個光學(xué)掩模和 5 個 EUV 掩模。假設(shè)使用 250 瓦的光源，正常運(yùn)行時間為 90%，不使用保護(hù)膜，光刻膠劑量選擇為 30mJ/cm2。吞吐量按圖 2 數(shù)據(jù)，計算方法選擇 IC Knowledge – 戰(zhàn)略成本模型 – 2017 – 第五版，計算結(jié)果如圖 5 所示。

圖 5 7nm 工藝相關(guān) EUV 成本和性能

通過圖 5 可以看出，兩種工藝的成本差不多，但是 7c 工藝的潔凈室尺寸更低，周期時間更多。當(dāng)然，EPE 和電氣分布參數(shù)也會更好，但是圖中沒有顯示出來。

光罩成本分?jǐn)?/strong>
目前 EUV 的光罩版成本大約是 ArFi 的 6 倍。ASML 的 Mike Lercel 與 Photronics 一起研究得出的結(jié)論是，一旦 EUV 上量，成熟的 EUV 光罩成本會降低到 ArFi 的 2 倍到 3 倍，這種對比對我來說似乎是合理的。