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近幾年，FPGA 由于具有可編程的靈活性，大受 AI 設(shè)計公司的青睞。目前，F(xiàn)PGA 在 AI 芯片行業(yè)呈現(xiàn)出兩種發(fā)展趨勢，一個是在 FPGA 的基礎(chǔ)上推出優(yōu)化架構(gòu)，二個是最大化程度挖掘 FPGA 的使用范圍，甚至從 FPGA 轉(zhuǎn)向?qū)Ｓ枚ㄖ菩酒?ASIC。Semico Research 數(shù)據(jù)顯示，F(xiàn)PGA 在過去幾年的 CAGR 保持在 8-10%左右，未來五年隨著 FPGA 在 AI 應(yīng)用中的擴(kuò)張，CAGR 將高達(dá) 38.4%。為了保持自身競爭力，全球有 25%的企業(yè)使用了人工智能或機(jī)器學(xué)習(xí)，兩年內(nèi)這一比例將增長到 72%，Semico Research 預(yù)計在 4 年內(nèi)，應(yīng)用于人工智能的 FPGA 市場規(guī)模將增長 3 倍，達(dá)到 52 億美元。
但是人工智能算法仍在不斷演進(jìn)，數(shù)值精度選擇呈多樣性，計算引擎要具有可編程性、更高效；內(nèi)存層次結(jié)構(gòu)需要更高帶寬，實(shí)現(xiàn)內(nèi)部和外部記憶；數(shù)據(jù)移動需要消除擁堵點(diǎn)，實(shí)現(xiàn) FPGA 架構(gòu)中的 ASIC 性能。設(shè)計者需要利用 FPGA 架構(gòu)實(shí)現(xiàn)最佳功耗、性能和靈活性，打破降低效率的歷史瓶頸。
Achronix 公司董事長兼首席執(zhí)行官 Robert Blake
為了滿足人工智能 / 機(jī)器學(xué)習(xí)（AI/ML）和高帶寬數(shù)據(jù)加速應(yīng)用日益增長的需求，Achronix 推出了 Speedster7t FPGA 系列產(chǎn)品。Achronix 公司董事長兼首席執(zhí)行官 Robert Blake 介紹，“AI 處理的數(shù)據(jù)量非常大，要讓數(shù)據(jù)高效地傳輸?shù)讲煌牟糠?，需要考慮三個因素：高效計算力、高效大寬帶的數(shù)據(jù)運(yùn)算能力、高效豐富存儲緩存能力。Speedster7t 系列是基于一種高度優(yōu)化的全新架構(gòu)，以其所具有的如同 ASIC 一樣的性能、可簡化設(shè)計的 FPGA 靈活性和增強(qiáng)功能，從而遠(yuǎn)遠(yuǎn)超越傳統(tǒng)的 FPGA 解決方案。通過將FPGA的可編程性與ASIC的布線結(jié)構(gòu)和計算引擎完美地結(jié)合在一起，Speedster7t系列產(chǎn)品創(chuàng)造了一類全新的‘FPGA +’技術(shù)”
一種新型技術(shù) FPGA+：FPGA 與 ASIC 技術(shù)的融合
重新設(shè)計整個 FPGA 架構(gòu)
在開發(fā) Speedster7t 系列 FPGA 的產(chǎn)品過程中，Achronix 的工程團(tuán)隊(duì)完全重新構(gòu)想了整個 FPGA 架構(gòu)，以平衡片上處理、互連和外部輸入輸出接口（I / O），以實(shí)現(xiàn)數(shù)據(jù)密集型應(yīng)用吞吐量的最大化，可以應(yīng)用于基于邊緣和基于服務(wù)器的 AI / ML 應(yīng)用、網(wǎng)絡(luò)處理和存儲。
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在制造工藝方面，Speedster7t 器件采用了 TSMC 的 7nm FinFET 工藝制造，是專為接收來自多個高速來源的大量數(shù)據(jù)而設(shè)計，同時還需要將那些數(shù)據(jù)分發(fā)到可編程片上算法性和處理性單元中，然后以盡可能低的延遲來提供那些結(jié)果。
Speedster7t 系列產(chǎn)品包括高帶寬 GDDR6 接口、400G 以太網(wǎng)端口和 PCI Express Gen5 等接口，所有這一切單元都互相連接以提供 ASIC 級帶寬，同時保留 FPGA 的完全可編程性。Robert Blake 強(qiáng)調(diào)，“我們是唯一一家支持 GDDR6 的模塊高帶寬存儲方案的 FPGA 公司。每個 GDDR6 存儲控制器都能夠支持 512 Gbps 的帶寬，Speedster7t 器件中有多達(dá) 8 個 GDDR6 控制器，可以支持 4 Tbps 的 GDDR6 累加帶寬，并且以很小的成本就可提供與基于 HBM 的 FPGA 等效存儲帶寬。”
Achronix 為什么選擇 GDDR6？Robert Blake 解釋，“目前只有兩個方案：HBM2 和 GDDR6?，F(xiàn)在 HBM2 和 GDDR6 性能差不多，HBM2 成本太貴，而且靈活性差，我們采用 GDDR6 比采用 HBM2 成本降低一半?！?/p>
Speedster7t 系列產(chǎn)品可以打破 FPGA 的瓶頸問題，提供最高的 FPGA 計算密度、最高帶寬數(shù)據(jù)傳輸、高帶寬和低成本的存儲器接口，主要得益于兩點(diǎn)創(chuàng)新：二維片上網(wǎng)絡(luò)（2D NoC）和機(jī)器學(xué)習(xí)處理器（MLP）模塊陣列。
二維片上網(wǎng)絡(luò)（2D NoC）
傳統(tǒng) FPGA 加速數(shù)據(jù)會將數(shù)據(jù)傳輸?shù)酵饷?，需要布線單元來做，性能受到限制，而 Speedster7t 建設(shè)了很多高速通道，即二維片上網(wǎng)絡(luò)（NOC），其可以橫跨和垂直跨越 FPGA 邏輯陣列，連接到所有 FPGA 的高速數(shù)據(jù)和存儲器接口，利用這些高速通道將數(shù)據(jù)從一端傳輸?shù)搅硗庖欢恕?/p>
高帶寬片上網(wǎng)絡(luò)
Robert Blake 解釋，“它們就像疊加在 FPGA 互連這個城市街道系統(tǒng)上的空中高速公路網(wǎng)絡(luò)一樣，Speedster7t 的 NoC 支持片上處理引擎之間所需的高帶寬通信。NoC 中的每一行或每一列都可作為兩個 256 位實(shí)現(xiàn)，單向的、行業(yè)標(biāo)準(zhǔn)的 AXI 通道，工作頻率為 2Ghz，同時可為每個方向提供 512 Gbps 的數(shù)據(jù)流量。”
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通過在 Speedster 中實(shí)現(xiàn)專用二維 NoC， 極大地簡化了高速數(shù)據(jù)移動，并確保數(shù)據(jù)流可以輕松地定向到整個 FPGA 結(jié)構(gòu)中的任何自定義處理引擎。最重要的是，NOC 消除了傳統(tǒng) FPGA 使用可編程路由和邏輯查找表資源在整個 FPGA 中移動數(shù)據(jù)流中出現(xiàn)的擁塞和性能瓶頸。這種高性能網(wǎng)絡(luò)不僅可以提高 Speedster7t FPGA 的總帶寬容量，還可以在降低功耗的同時提高有效 LUT 容量。
Robert Blake 也表示，“二維 NOC 都是用 ASIC 來做的，客戶采用我們的 FPGA，如果后期需要做 ASIC，不需要花費(fèi)更多的時間，可以將小部分可編程 IP 集成到 ASIC 中?，F(xiàn)在最流行的 AI 技術(shù)硬件方法有 GPU、CPU 和 ASIC，如果算法固定有可能用 AISC 實(shí)現(xiàn)，這一市場一直在增長，三種技術(shù)各自都有自己的優(yōu)勢?！?/p>
機(jī)器學(xué)習(xí)處理器（MLP）模塊陣列
傳統(tǒng)上，使用 DSP 模塊進(jìn)行 AI / ML 訓(xùn)練，所支持的精度不夠，構(gòu)建 AI/ML 應(yīng)用程序，需要消耗額外邏輯和存儲資源，性能收到限制。Speedster7t FPGA 的核心是其全新機(jī)器學(xué)習(xí)處理器（MLP）中大規(guī)模的可編程計算單元平行陣列，它們可提供業(yè)界最高的、基于 FPGA 的計算密度。MLP 是高度可配置的、計算密集型的單元模塊，可支持 4 到 24 位的整點(diǎn)格式和高效的浮點(diǎn)模式，包括對 TensorFlow 的 16 位格式的支持，以及可使每個 MLP 的計算引擎加倍的增壓塊浮點(diǎn)格式的直接支持。
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MLP 與嵌入式存儲器模塊緊密相鄰，通過消除傳統(tǒng)設(shè)計中與 FPGA 布線相關(guān)的延遲，來確保以 750 MHz 的最高性能將數(shù)據(jù)傳送到 MLP。這種高密度計算和高性能數(shù)據(jù)傳輸?shù)慕Y(jié)合使得處理器邏輯陣列能夠提供基于 FPGA 的最高可用計算能力以每秒萬億次運(yùn)算數(shù)量為單位（TOPS，Tera-Operations Per Second）。
Robert Blake 表示，“Achronix 除了為客戶提供 FPGA 產(chǎn)品，還可以進(jìn)行 eFPGA IP 授權(quán)，支持從 Speedster7t FPGA 到 ASIC 的無縫轉(zhuǎn)換。FPGA 應(yīng)用通常具有必須保持可編程性的功能，而其他固定功能則是專用于特定的系統(tǒng)應(yīng)用。對于 ASIC 的轉(zhuǎn)換而言，固定功能可以被固化進(jìn) ASIC 結(jié)構(gòu)中，從而減小芯片面積、成本和功耗。當(dāng)使用 Speedcore eFPGA IP 將 Speedster7t FPGA 轉(zhuǎn)換為 ASIC 時，客戶有望節(jié)省高達(dá) 50％的功耗并降低 90％的成本?！?/p>
與非網(wǎng)原創(chuàng)內(nèi)容，未經(jīng)允許，不得轉(zhuǎn)載！
