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軟核處理器設(shè)計（三）為“從零開始-基于FPGA 的軟核處理器設(shè)計實現(xiàn)”系列課程的第六章，該系列課程總計5部分，8個章節(jié)，特惠199元（原價：￥392）。
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本課程從數(shù)字IC設(shè)計工程師應(yīng)具備的基本技能講起。首先介紹數(shù)字芯片設(shè)計流程，主流EDA工具的使用，包括Design Compiler、Prime Time、Formality、VCS+verdi等。并介紹Verilog基本語法，使用verilog編寫簡單功能的電路，利用主流EDA工具進行仿真和綜合。
第二方面，介紹處理器架構(gòu)知識，揭開CPU的神秘面紗。以ARM架構(gòu)為例，透過ARMv4 架構(gòu)，詳解處理器內(nèi)部組成、該架構(gòu)支持的指令集，用verilog一步一步實現(xiàn)處理器軟核的設(shè)計，動手完成一款RISC 軟核處理器的設(shè)計。
第三方面，如何在自己設(shè)計的處理器上運行程序，并移植到FPGA中實現(xiàn)。使用keil 開發(fā)環(huán)境編譯得到ARM 機器碼，把該機器碼和軟核處理器作為modelsim輸入，驗證處理器與期望功能的一致性。將ARM處理器移植到FPGA 上進行驗證，使軟件程序在FPGA軟核上運行，在電腦端顯示結(jié)果。通過本章節(jié)學習，可掌握處理器設(shè)計的軟硬件協(xié)同仿真驗證思想，完成modelsim功能仿真以及FPGA 的在板驗證。
本章課程內(nèi)容：
軟核處理器設(shè)計（三）
金牌講師：
龐亞龍
摩爾吧推薦講師，西安電子科技大學本科，復旦大學微電子碩士。在校期間從事專用處理器設(shè)計研究，把研究成果發(fā)表于多篇國際會議，并榮獲最佳論文榮譽。畢業(yè)后從事ASIC設(shè)計和FPGA開發(fā)工作。
課程特色：
由淺入深，涵蓋數(shù)字電路前端設(shè)計完成流程，并以手把手的處理器設(shè)計作為提升。
需要提前預習掌握的能力知識：
- Linux系統(tǒng)使用背景、了解verilog語法；
- FPGA的簡單使用；
- RISC處理器的5級流水結(jié)構(gòu)。
輔助學習本系列課程的參考書籍
計算機組成與設(shè)計：硬件/軟件接口（原書第5版 ARM版）
適宜人群：
- 集成電路和微電子專業(yè)的大學生；
- 了解verilog語法以及l(fā)inux系統(tǒng)。
學習效果：
- 掌握數(shù)字電路設(shè)計流程以及verilog基本語法
- 主流IC設(shè)計中EDA工具使用
- CPU設(shè)計方法
- 掌握基本的FPGA技能
本系列課程目錄：
本課程為系列課程，分為5部分，8個章節(jié)
第一章：數(shù)字芯片設(shè)計流程
第二章：Verilog語法基礎(chǔ)
第三章：EDA工具使用
第四章：軟核處理器設(shè)計（一）
第五章：軟核處理器設(shè)計（二）
第六章：軟核處理器設(shè)計（三）
第七章：軟核處理器設(shè)計（四）
第八章：處理器的仿真驗證
涉及的應(yīng)用領(lǐng)域：
數(shù)字IC電路設(shè)計、CPU設(shè)計。
工具軟件：
Modelsim、ISE（Vivado）
常見問題解答：
Q：本課程是一個什么樣的課程？
A：是一個面向芯片設(shè)計以及對如何設(shè)計CPU感興趣人員的課程，學習門檻低。
Q：課程總共多少節(jié)？
A：課程總計8個章節(jié)，購買系列課程后觀看所有章節(jié)無需再消費。
Q：課程是否有資料素材提供？
A：提供完整源代碼，搭建好的EDA環(huán)境，以及總結(jié)文檔。
Q：本課程可以反復觀看么？
A：購買課程之后是可以反復觀看的，沒有時間和次數(shù)限制。
Q：課程視頻可以下載嗎？
A：由于視頻涉及版權(quán)原因，我們暫時不支持下載。
Q：課程中遇到問題怎么辦？
A：學習過程中遇到問題有2種解決方式：
1.報名的同學可添加微信：moore8-m，備注：摩爾吧昵稱，拉你入群，與講師直接溝通交流
2.在問答區(qū)留下你的問題，講師集中答疑
