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Chiplet封裝的產(chǎn)品介紹
以下介紹幾款國(guó)內(nèi)外使用Chiplet封裝技術(shù)的代表產(chǎn)品，包括CPU、GPU和ASIC芯片。
1. 蘋(píng)果M1-Ultra CPU：
2022年3月9日，蘋(píng)果推出自研的M1-Ultra處理器芯片，通過(guò)UltraFusion架構(gòu)將兩個(gè)M1 Max芯片拼在一起，使芯片的各項(xiàng)硬件指標(biāo)翻倍，性能也得到大幅提升。
2. AMD RX 7000系列GPU：
2022年11月4日，AMD發(fā)布新一代旗艦GPU RX 7000系列，采用新一代RDNA 3架構(gòu)，首批發(fā)布的兩款型號(hào)為RX 7900 XTX和RX 7900 XT。RDNA 3架構(gòu)采用Chiplet設(shè)計(jì)，相比于上一代每瓦性能可以提升50%；內(nèi)置AI加速單元，性能提升了2.7倍。
3. 寒武紀(jì)思遠(yuǎn)370系列ASIC：
2021年11月3日，寒武紀(jì)發(fā)布第三代云端AI芯片思元370，基于7nm工藝打造，是寒武紀(jì)首款采用chiplet技術(shù)的AI芯片；思元370集成了390億個(gè)晶體管，最大算力256TOPS，是寒武紀(jì)第二代產(chǎn)品思元270算力的2倍。
4. 壁仞科技BR100系列GPU：
2022年8月9日，壁仞科技發(fā)布首款通用GPU芯片BR100，采用7nm工藝，集成770億晶體管，使用Chiplet與CoWoS 2.5D封裝技術(shù)。BR100算力達(dá)到1000T以上、8位定點(diǎn)算力達(dá)到2000T以上，單芯片峰值算力達(dá)到960PFLOPS，F(xiàn)P32算力超越英偉達(dá)在售旗艦GPU。
Chiplet封裝技術(shù)面臨的挑戰(zhàn)
1. 芯片設(shè)計(jì)和驗(yàn)證工具的更新：
Chiplet對(duì)上游的設(shè)計(jì)和驗(yàn)證提出了新的要求，由于Chiplet芯粒間的堆疊和互聯(lián)，在進(jìn)行設(shè)計(jì)時(shí)不僅要考慮不同的制程工藝、不同架構(gòu)的芯粒進(jìn)行集成，還要加入高速互聯(lián)總線和各類接口等；相比于傳統(tǒng)直接設(shè)計(jì)復(fù)雜的大芯片，Chiplet技術(shù)對(duì)于EDA軟件的要求明顯不同；目前全球前三大EDA軟件廠商已經(jīng)在布局對(duì)應(yīng)的平臺(tái)。
2. 先進(jìn)封裝技術(shù)升級(jí)：
傳統(tǒng)封裝一般通過(guò)線路焊接的方式進(jìn)行，Chiplet為保證芯粒之間更快的互聯(lián)速度，會(huì)采用2.5D/3D等無(wú)需線路焊接的先進(jìn)封裝方式；從2D、2.5D到3D，可以形象理解為平面上建高樓，樓建的越高，住的人也越多，能裝下的晶體管也更多；目前先進(jìn)封裝技術(shù)發(fā)展較為成熟，已經(jīng)具備了實(shí)現(xiàn)Chiplet的條件。
3. 互聯(lián)協(xié)議標(biāo)準(zhǔn)統(tǒng)一：
各大芯片公司在芯粒接口的互聯(lián)協(xié)議上各自為戰(zhàn)，每家公司選擇不同的技術(shù)線路和標(biāo)準(zhǔn)，往往是基于公司過(guò)往的技術(shù)積累，并不能通用；碎片化定制化的接口標(biāo)準(zhǔn)對(duì)于Chiplet行業(yè)發(fā)展極為不利；為了解決這一難題，2022年3月2日，英特爾、AMD、臺(tái)積電、微軟、ARM等十大行業(yè)巨頭宣布成立UCIe聯(lián)盟；UCIe聯(lián)盟的成立為Chiplet技術(shù)的發(fā)展奠定了最關(guān)鍵的基礎(chǔ)條件。
支持Chiplet的底層封裝技術(shù)
1MCM (Multi-Chip Module)
MCM一般是指通過(guò)Substrate (封裝基板) 走線將多個(gè)芯片互聯(lián)的技術(shù)。通常來(lái)說(shuō)走線的距離和范圍可以在10mm~25mm，線距線寬大約10mm量級(jí)，單條走線帶寬大約10Gbit/s量級(jí)。由于MCM可以通過(guò)基板直接連接各個(gè)芯片，通常封裝的成本會(huì)相對(duì)較低。但是由于走線的線距線寬比較大，封裝密度相對(duì)較低，接口速率相對(duì)較低，延時(shí)相對(duì)較大。
MCM封裝結(jié)構(gòu)示意圖
2CoWoS (Chip-on-Wafer-on-Substrate)
CoWoS是TSMC主導(dǎo)的，基于interposer (中間介質(zhì)層) 實(shí)現(xiàn)的2.5D封裝技術(shù)。其中interposer采用成熟制程的芯片制造工藝，可以提供相比MCM更高密度和更大速率的接口。目前TSMC主流的CoWoS技術(shù)包括CoWoS-S、 CoWoS-R以及CoWoS-L三種。
1. CoWoS-S封裝技術(shù)
CoWoS-S是基礎(chǔ)的CoWoS技術(shù)，可以支持超高集成密度，提供不超過(guò)兩倍掩膜版尺寸的interposer層，通常用于集成HBM (High Bandwidth Memory) 等高速高帶寬內(nèi)存芯片。
CoWoS-S封裝結(jié)構(gòu)示意圖
2. CoWoS-R封裝技術(shù)
基于前述CoWoS-S技術(shù)，引入InFO技術(shù)中的RDL (Redistribution Layer)，RDL中介層由聚合物和銅跡線組成，具有相對(duì)機(jī)械柔韌性，而這種靈活性增強(qiáng)了封裝連接的可靠性，并允許新封裝可以擴(kuò)大其尺寸以滿足更復(fù)雜的功能需求，從而有效支持多個(gè)Chiplet之間進(jìn)行高速可靠互聯(lián)。
CoWoS-R封裝結(jié)構(gòu)示意圖
3. CoWoS-L封裝技術(shù)
在上述CoWoS-S和InFO技術(shù)的基礎(chǔ)上，引入LSI (Local Silicon Interconnect) 技術(shù)，LSI芯片在每個(gè)產(chǎn)品中可以具有多種連接架構(gòu) (例如SoC到SoC、SoC到小芯片、SoC到HBM 等)，也可以重復(fù)用于多個(gè)產(chǎn)品，提供更靈活和可復(fù)用的多芯片互聯(lián)架構(gòu)。
CoWoS-L封裝結(jié)構(gòu)示意圖
相比于MCM，CoWoS技術(shù)可以提供更高的互聯(lián)帶寬和更低的互聯(lián)延時(shí)，從而獲得更高的性能；同時(shí)受限于interposer的尺寸 (通常為2倍掩膜版最大尺寸)，可以提供的封裝密度上限相對(duì)比較有限，并且由于interposer的引入，需要付出額外的制造成本和更高的技術(shù)復(fù)雜度，以及隨之而來(lái)的整體良率的降低。
EMIB (Embedded Multi-die Interconnect Bridge)
EMIB是Intel主導(dǎo)的2.5D封裝技術(shù)，使用多個(gè)嵌入式橋接芯片(Silicon Bridge) 實(shí)現(xiàn)芯粒間的高速互聯(lián)；這些橋接芯片包含多個(gè)路由層，同時(shí)內(nèi)嵌至封裝基板，達(dá)到高效和高密度的封裝。由于不再使用interposer作為中間介質(zhì)，可以去掉原有連接至interposer所需要的TSVs，以及由于interposer尺寸所帶來(lái)的封裝尺寸的限制，可以獲得更好的靈活性和更高的集成度。
總體而言，相比于前述介紹的MCM、CoWoS、InFO/LSI等技術(shù)，EMIB技術(shù)要更為優(yōu)雅和經(jīng)濟(jì)高效，而且能夠獲得更高的集成度和制造良率。但是EMIB需要封裝工藝配合橋接芯片，技術(shù)門(mén)檻和復(fù)雜度都比較高。
圖EMIB封裝結(jié)構(gòu)示意圖
