結(jié)識(shí)Verilog，輕松建模——FPGA入門(mén)系列3

該直播為“FPGA入門(mén)”系列直播第三期，本期直播趙延賓講師來(lái)為我們講解FPGA的主流架構(gòu)，讓初學(xué)者了解FPGA的結(jié)構(gòu)內(nèi)容。

本期直播安排

直播時(shí)間：8/23 ?19:30

主講主題：結(jié)識(shí)Verilog，輕松建模

通過(guò)此次直播，你將了解：

1、帶你實(shí)現(xiàn)“Hello World”?

2、Verilog基本結(jié)構(gòu)和基本語(yǔ)法；

3、編碼風(fēng)格推薦；

4，常見(jiàn)錯(cuò)誤案例 ；

5，錯(cuò)誤的發(fā)現(xiàn)手段，仿真前的一次較真；

系列直播內(nèi)容：

第一期：揭秘數(shù)字電路邏輯門(mén)（直播回看）

第二期：探秘主流FPGA架構(gòu)（直播回看）

第三期：結(jié)識(shí)Verilog，輕松建模（直播回看）

第四期：如何搭建基本仿真環(huán)境（9/29 19:30）

第五期：初學(xué)者必知的硬件結(jié)構(gòu)（直播時(shí)間：待定）

第六期：手把手教你學(xué)FPGA入門(mén)軟件（直播時(shí)間：待定）

第七期：硬件設(shè)計(jì)與實(shí)現(xiàn)（直播時(shí)間：待定）

第八期：系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)（直播時(shí)間：待定）

第九期：如何進(jìn)行時(shí)鐘頻率約束（直播時(shí)間：待定）

主講人：

趙延賓

17年邏輯設(shè)計(jì)經(jīng)驗(yàn)，14年FPGA設(shè)計(jì)、應(yīng)用和支持經(jīng)驗(yàn)，精通FPGA設(shè)計(jì)流程，F(xiàn)PGA架構(gòu)以及應(yīng)用，熟悉使用Verilog HDL設(shè)計(jì)、ModelSim、Debussy等工具。