FSK調(diào)制解調(diào)器Verilog代碼Quartus仿真

名稱：FSK調(diào)制解調(diào)器Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

FSK調(diào)制解調(diào)器：

1、設(shè)計(jì)實(shí)現(xiàn)FSK調(diào)制功能，輸出2FSK調(diào)制波形。

2、使用2種不同頻率的正弦波。

3、對FSK調(diào)制波形進(jìn)行解調(diào)，能正確解調(diào)出原信號(hào)。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. Testbench

5. 仿真圖

整體仿真圖

解調(diào)模塊仿真圖

部分代碼展示:

//FSK解調(diào)模塊
module?FSK_demodulation(
input?clk,//時(shí)鐘250KHz
input?reset,
input?[11:0]sin_out,//調(diào)制波形路(20K?和?10K)
output?reg?demodulation_signal//解調(diào)輸出信號(hào)
);
//解調(diào)原理：取FSK波形的信號(hào)最高位，最高位信號(hào)為方波信號(hào)，且占空比為50%左右
//20K?和?10K波形對應(yīng)最高位方波信號(hào)的頻率也不相同，且其方波高電平時(shí)間也不相同
//不同的高電平時(shí)間對應(yīng)不同頻率，根據(jù)該差異進(jìn)行解調(diào)
reg?fsk2_bit;
reg?fsk2_buf;
//最高位信號(hào)為方波信號(hào)，且占空比為50%左右
always?@(posedge?clk)
???begin
??????if?(sin_out[11]?==?1'b0)//根據(jù)sin_out的最高位輸出fsk2_bit
?????????fsk2_bit?<=?1'b1;//輸出高電平
??????else
?????????fsk2_bit?<=?1'b0;//輸出低電平
???end
always?@(posedge?clk)
???fsk2_buf?<=?fsk2_bit;//將fsk2_bit通過D觸發(fā)器緩存
???
reg?[7:0]count;???
always?@(posedge?clk)
if(reset?==?1'b1)
count?<=?8'b00000000;//復(fù)位
else

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