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作為GAA制造流程的一環(huán)，子鰭可能引發(fā)寄生溝道效應(yīng)等副作用，導(dǎo)致GAA晶體管的器件性能下降。為此，中科院微電子所先導(dǎo)工藝研發(fā)中心團(tuán)隊(duì)開(kāi)發(fā)了縮窄子鰭的工藝改進(jìn)方案，可有效改善寄生溝道帶來(lái)的電特性衰減，有望應(yīng)用于亞3nm先進(jìn)制造工藝節(jié)點(diǎn)。
研究背景
與傳統(tǒng)平面器件相比，3D FinFET器件具有更好的通道靜電控制能力和更高的電流驅(qū)動(dòng)能力，業(yè)界已成功開(kāi)發(fā)用于制造22 nm到5 nm節(jié)點(diǎn)的超大規(guī)模邏輯集成電路。然而，隨著技術(shù)節(jié)點(diǎn)縮小到3nm或更小，F(xiàn)inFET器件將面臨如靜電完整性、不可忽視的短通道效應(yīng)、器件性能下降和工藝變異性增大，為了滿足性能和溝道控制特性，垂直堆疊的GAA nanosheet晶體管（以下簡(jiǎn)稱NS晶體管以及NS溝道）結(jié)構(gòu)一直被視為最有應(yīng)用前景的新型器件結(jié)構(gòu)。
通常情況下，NS溝道釋放*后會(huì)在子鰭*頂部形成一個(gè)寄生的段溝道平面FET或一個(gè)偏扁平的FinFET。因此，由子鰭引起的寄生溝道效應(yīng)將導(dǎo)致電特性的退化，這已成為一個(gè)不可避免的工藝難題挑戰(zhàn)。
為應(yīng)對(duì)這一問(wèn)題，中科院微電子所團(tuán)隊(duì)提出了一種利用各向同性反應(yīng)離子蝕刻或原子層蝕刻實(shí)現(xiàn)子鰭寬度見(jiàn)效的新方案，該方案相關(guān)研究過(guò)程以“抑制寄生溝道的窄子鰭技術(shù)”為題發(fā)表于IEEE Journal of the Electron Devices Society”為題發(fā)表于IEEE Journal of the Electron Devices Society，第一作者為顧杰，共同通訊作者為微電子所殷華湘研究員與吳振華研究員。
*溝道釋放，溝道釋放是實(shí)現(xiàn)GAA器件高遷移率溝道導(dǎo)入集成的另外一個(gè)關(guān)鍵技術(shù)，需要高選擇比去除犧牲層并保留溝道層;溝道釋放主要分為干法刻蝕與濕法腐蝕工藝。
*子鰭，在柵極形成工藝環(huán)節(jié)前的Fin Formation階段所形成的結(jié)構(gòu)（見(jiàn)下圖）。
研究?jī)?nèi)容
微電子所團(tuán)隊(duì)提出了一種縮小子鰭寬度的新方案，該方案可在高ground plane摻雜濃度的NS晶體管中顯著抑制GIDL和寄生溝道效應(yīng)。此外，窄子鰭作為一個(gè)額外的溝道，可提高驅(qū)動(dòng)電流和柵極可控性，特別是對(duì)于用于高性能計(jì)算應(yīng)用場(chǎng)景的相對(duì)低GP摻雜濃度的器件。
TCAD仿真結(jié)果顯示，該方案降低了70%的子溝道GIDL，提高了20%的開(kāi)關(guān)電流比(1op/lot)，并改善了亞閾值斜率。
NS晶體管原理結(jié)構(gòu)圖
工藝參數(shù)表
Id/Vg仿真特性曲線
工藝流程步驟
工藝流程示意圖
不同子鰭伸出高度條件下，通態(tài)電流密度分布(a)
Id/Vg曲線(b)以及不同摻雜濃度下電流(c)
開(kāi)關(guān)電流比及RC延遲測(cè)試曲線
前景展望
微電子所的窄子鰭技術(shù)為抑制GAA晶體管中的寄生溝道效應(yīng)提供了一種新的途徑，作為緩解3nm工藝節(jié)點(diǎn)的PCE、GIDL等效應(yīng)的技術(shù)優(yōu)化方案，為尚未到來(lái)的GAA時(shí)代提供了一種預(yù)備解決方案，有望在未來(lái)新技術(shù)落地階段獲得應(yīng)用。
團(tuán)隊(duì)介紹
殷華湘，中國(guó)科學(xué)院微電子研究所研究員，博士生導(dǎo)師，微電子所先導(dǎo)中心和院重點(diǎn)實(shí)驗(yàn)室副主任。2003年博士畢業(yè)于中科院微電子所后就職于三星電子中央研究所，任綜合技術(shù)院任高級(jí)研究員。2010年加入中科院，主要研究方向?yàn)椋焊呒?jí)納米CMOS器件、集成電路先進(jìn)工藝技術(shù)、低維納米材料與器件、信息顯示功能器件、先進(jìn)半導(dǎo)體輻射探測(cè)器等。
吳振華，中國(guó)科學(xué)院微電子研究所集成電路先導(dǎo)工藝研發(fā)中心研究員。2011年于中科院半導(dǎo)體研究所獲理學(xué)博士學(xué)位，畢業(yè)后至2016年曾于三星電子韓國(guó)總部半導(dǎo)體研發(fā)中心任半導(dǎo)體器件高級(jí)研發(fā)工程師,參與研發(fā)先進(jìn)14nm、10nm節(jié)點(diǎn)邏輯芯片工藝。目前研究方向?yàn)镕inFET/GAA器件、亞10納米CMOS架構(gòu)與關(guān)鍵技術(shù)、半導(dǎo)體量子比特等領(lǐng)域。
論文原文鏈接：https://ieeexplore.ieee.org/document/9624781/
