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杰克•基爾比，集成電路，戈登•摩爾，摩爾定律，指數(shù)曲線，同構集成，異構集成，Chiplet，系統(tǒng)空間，功能密度，新四化，IP芯片化、集成異構化、集成異質(zhì)化、IO增量化，EDA工具。
1958年9月12日，溫和的巨人杰克•基爾比(Jack Kilby)發(fā)明了集成電路，當時沒有人知道，這項發(fā)明會給人類世界帶來如此大的改變。
42年后，基爾比因為發(fā)明集成電路獲得了2000年諾貝爾物理學獎，“為現(xiàn)代信息技術奠定了基礎”是諾獎給予基爾比的中肯評價?？茖W技術的進步往往是由一連串夢想而推動的，集成電路自然也不例外?；鶢柋冗@位身高兩米，性格溫和穩(wěn)重的TI工程師的夢想就是：“用硅一種材料來制作電路所需的所有器件”。集成電路發(fā)明7年后，Intel創(chuàng)始人戈登•摩爾提出了他的預言式夢想：“集成電路上的器件數(shù)量每隔十八個月將翻一番”，這就是我們今天所熟知的摩爾定律。
最終，他們都實現(xiàn)了自己的夢想，推動了科技的巨大進步。兩個偉大的夢想疊加在一起，也造就了今天的半導體產(chǎn)業(yè)。“所有的器件都可以在一個硅片上集成，器件數(shù)量將以指數(shù)方式增長”，這就是我們對兩個偉大的夢想的總結。六十多年后的今天，整個集成電路產(chǎn)業(yè)的發(fā)展依然以它們?yōu)榛?/p>
從同構到異構
事物的發(fā)展有其出現(xiàn)、發(fā)展、成熟、終結的過程，技術的發(fā)展也是如此。
基爾比曾經(jīng)認為，在一種材料上做出所有電路需要的器件才是電路微型化的出路，只需要一種半導體材料就能將所有電子器件集成起來，今天，我們稱之為同構集成 Homogeneous integration。在這篇文章里，我們重點討論的則是另一個技術：異構集成 Heterogeneous integration。
首先，我們了解一下從同構到異構的發(fā)展過程。
從基爾比開始，人類就致力于在硅片上制作出電路所需要的所有器件，在摩爾定律的推動下，硅片上的器件數(shù)量以指數(shù)方式增長。今天，在一平方毫米的硅片上可集成的器件數(shù)量輕松超過一億只，主流芯片都集成了百億量級的晶體管。
同構集成技術的發(fā)展已經(jīng)如此成熟，同樣不可避免地會經(jīng)歷走向終結的過程，在同構集成逐漸成熟并難以再持續(xù)發(fā)展的過程中，人類必須尋找一種新的集成方式來延續(xù)，這就是異構集成。
異構集成中有一個重點概念我們需要理解，這就是Chiplet，Chiplet意為小芯片，就是將現(xiàn)有的大芯片切割成小芯片，然后再進行集成。為什么要將大芯片切割成Chiplet，這就是我們下面要講述的Chiplet技術帶來的新“四化”。
除了大芯片切割為Chiplet，芯片上的器件數(shù)量也不再以指數(shù)方式增長，也就是摩爾定律終將走向終結。筆者認為：“器件將以多種方式集成，系統(tǒng)空間內(nèi)的功能密度將持續(xù)增長”。關于摩爾定律的終結、系統(tǒng)空間、功能密度等詳細內(nèi)容請參看即將出版的新書《基于SiP技術的微系統(tǒng)》。
Chiplet技術的出現(xiàn)帶來了芯片設計的新變化，我們簡單描述為：IP芯片化、集成異構化、集成異質(zhì)化、IO增量化，簡稱為新“四化”。
Chiplet技術Chiplet顧名思義就是小芯片，我們可以把它想象成樂高積木的高科技版本。首先將復雜功能進行分解，然后開發(fā)出多種具有單一特定功能，可進行模塊化組裝的“小芯片”（Chiplet），如實現(xiàn)數(shù)據(jù)存儲、計算、信號處理、數(shù)據(jù)流管理等功能，并以此為基礎，建立一個“小芯片”的集成系統(tǒng)。簡單來說，Chiplet技術就是像搭積木一樣，把一些預先生產(chǎn)好的實現(xiàn)特定功能的芯片裸片（die）通過先進的集成技術封裝在一起形成一個系統(tǒng)級芯片，而這些基本的裸片就是Chiplet。Chiplet芯片可以使用更可靠和更便宜的技術制造。較小的硅片本身也不太容易產(chǎn)生制造缺陷。此外，Chiplet芯片也不需要采用同樣的工藝，不同工藝生產(chǎn)制造的Chiplet可以通過SiP技術有機地結合在一起。
1.IP芯片化IP（Intelligent Property）是具有知識產(chǎn)權核的集成電路的總稱，是經(jīng)過反復驗證過的、具有特定功能的宏模塊，可以移植到不同的半導體工藝中。到了SoC階段，IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務，也是其實力的體現(xiàn)。對于芯片開發(fā)軟件，其提供的IP核越豐富，用戶的設計就越方便，其市場占用率就越高。目前，IP核已經(jīng)變成SoC系統(tǒng)設計的基本單元，并作為獨立設計成果被交換、轉(zhuǎn)讓和銷售。IP核對應描述功能行為的不同分為三類，即軟核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。當IP硬核是以硅片的形式提供時，就變成了Chiplet。
我們可以這么理解：SiP中的Chiplet就對應于SoC中的IP硬核。Chiplet 就是一個新的 IP 重用模式，就是硅片級別的IP重用。設計一個SoC系統(tǒng)級芯片，以前的方法是從不同的 IP 供應商購買一些 IP，軟核、固核或硬核，結合自研的模塊，集成為一個 SoC，然后在某個芯片工藝節(jié)點上完成芯片設計和生產(chǎn)的完整流程。有了Chiplet以后，對于某些 IP，就不需要自己做設計和生產(chǎn)了，而只需要買別人實現(xiàn)好的硅片，然后在一個封裝里集成起來，形成一個 SiP。所以 Chiplet 可以看成是一種硬核形式的 IP，但它是以芯片的形式提供的。因此，我們稱之為IP芯片化。
2. 集成異構化
HeteroStructureIntegration在半導體集成中，Heterogeneous 是異構異質(zhì)的含義，在這里我們將其分為異構HeteroStructure和異質(zhì)HeteroMaterial兩個層次的含義。在這篇文章中，異構集成HeteroStructure Integration主要指將多個不同工藝單獨制造的芯片封裝到一個封裝內(nèi)部，以增強功能性和提高工作性能，可以對采用不同工藝、不同功能、不同制造商制造的組件進行封裝。
例如上圖所示：將7nm、10nm、28nm、45nm的Chiplet通過異構集成技術封裝在一起。通過異構集成技術，工程師可以像搭積木一樣，在芯片庫里將不同工藝的Chiplet小芯片組裝在一起。
3. 集成異質(zhì)化
HeteroMaterial Integration近年來集成硅(CMOS和BiCMOS)射頻技術已經(jīng)在功率上取得巨大的進步，同時也將頻率擴展到了100GHz左右。然而還有眾多應用只能使用像磷化銦(InP)和氮化鎵(GaN)這樣的化合物半導體技術才能實現(xiàn)。磷化銦能提供最大頻率為1太赫茲的晶體管，具備高增益和高功率，以及超高速混合信號電路。而氮化鎵能使器件具備大帶寬、高擊穿電壓、以及高達100GHZ的輸出功率。因此將不同材料的半導體集成為一體——即異質(zhì)集成HeteroMaterial Integration，可產(chǎn)生尺寸小、經(jīng)濟性好、設計靈活性高、系統(tǒng)性能更佳的產(chǎn)品。如下圖所示，將Si、GaN、SiC、InP生產(chǎn)加工的Chiplet通過異質(zhì)集成技術封裝到一起，形成不同材料的半導體在同一款封裝內(nèi)協(xié)同工作的場景。
在單個襯底上橫向集成不同材料的半導體器件（硅和化合物半導體）以及無源元件（包括濾波器和天線）等是Chiplet應用中比較常見的集成方式。需要讀者注意的是，目前不同材料的多芯片集成主要采用橫向平鋪的方式在基板上集成，對于縱向堆疊集成，則傾向于堆疊中的芯片采用同種材質(zhì)，從而避免了由于熱膨脹系統(tǒng)等參數(shù)的不一致而導致的產(chǎn)品可靠性降低，如下圖所示。
4. IO增量化
如果說前面的“三化”是Chiplet技術的優(yōu)勢，那么，IO增量化則給Chiplet帶來了挑戰(zhàn)。IO增量化體現(xiàn)在水平互聯(lián)(RDL)的的增量化，同時也體現(xiàn)在垂直互聯(lián)(TSV)的增量化。
在傳統(tǒng)的封裝設計中，IO數(shù)量一般控制在幾百或者數(shù)千個，Bondwire工藝一般支持的IO數(shù)量最多數(shù)百個，當IO數(shù)量超過一千個時，多采用FlipChip工藝。在Chiplet設計中，IO數(shù)量有可能多達幾十萬個，為什么會有這么大的IO增量呢？
我們知道，一塊PCB的對外接口通常不超過幾十個，一款封裝對外的接口為幾百個到數(shù)千個，而在芯片內(nèi)部，晶體管之間的互聯(lián)數(shù)量則可能多達數(shù)十億到數(shù)百億個。越往芯片內(nèi)層深入，其互聯(lián)的數(shù)量會急劇增大。Chiplet是大芯片被切割成的小芯片，其間的互聯(lián)自然不會少，經(jīng)常一款Chiplet封裝的硅轉(zhuǎn)接板超過100K+的TSV，250K+的互聯(lián)，這在傳統(tǒng)封裝設計中是難以想象的。
由于IO的增量化，Chiplet的設計也對EDA軟件提出了新的挑戰(zhàn)，Chiplet技術需要EDA工具從架構探索、芯片設計、物理及封裝實現(xiàn)等提供全面支持，以在各個流程提供智能、優(yōu)化的輔助，避免人為引入問題和錯誤。
Cadence、Synopsys、Siemens EDA(Mentor)等傳統(tǒng)的集成電路EDA公司都相繼推出支撐Chiplet集成的設計仿真驗證工具。
例如Siemens EDA推出的XSI+XPD+Hyperlynx DRC+Calibre 3DSTACK設計驗證套件，為Chiplet及高密度先進封裝HDAP技術提供了高效的設計環(huán)境和可靠的質(zhì)量控制保證，已經(jīng)在TSMC的CoWoS和INFO等流程中得到應用。詳細的設計、仿真、驗證方法，請參考即將出版的新書《基于SiP技術的微系統(tǒng)》。
總 結從基爾比開始，同構集成技術經(jīng)過六十多年的發(fā)展，已經(jīng)相當成熟，并逐漸走向極致，同時，摩爾定律以指數(shù)增長的趨勢也難以為繼，人類必須尋找一種新的集成方式來進行延續(xù)，這就是異構集成。異構集成以更靈活的方式讓功能單位在系統(tǒng)空間進行集成，并讓系統(tǒng)空間的功能密度持續(xù)增長，只是這種增長不再以指數(shù)方式增長。異構集成的單元可稱之為Chiplet，Chiplet技術給集成電路產(chǎn)業(yè)帶來了新的變化，該技術既有新的優(yōu)勢也帶來了新的挑戰(zhàn)。總結一下，Chiplet帶給集成技術的新變化就是：IP芯片化、集成異構化、集成異質(zhì)化、IO增量化，我們稱之為Chiplet技術帶來的新“四化”。
