創(chuàng)意電子：手握APT先進(jìn)封裝技術(shù)方案，解決Chiplet全流程芯片設(shè)計(jì)難題

當(dāng)摩爾定律逼近極限，采用2.5D/3D APT(Advanced Package Technology Platform)先進(jìn)封裝技術(shù)方案的Chiplet系統(tǒng)芯片的“More than Moore”的方式正成為芯片大廠的發(fā)力方向。

傳統(tǒng)封裝，通常是指先將圓片切割成單個(gè)芯片，再進(jìn)行封裝的工藝形式。例如常見(jiàn)的SIP、DIP、SOP等封裝形式。這些封裝類(lèi)型都需要將芯片置于引線框中，再通過(guò)引線鍵合互聯(lián)。在現(xiàn)如今人工智能ChatGPT及自動(dòng)駕駛芯片等市場(chǎng)需求的推動(dòng)下，系統(tǒng)需具備更高的計(jì)算能力，以能實(shí)時(shí)地處理、傳輸及存儲(chǔ)大量的數(shù)據(jù)。由于此類(lèi)應(yīng)用所需的系統(tǒng)效能相當(dāng)高，即使用目前最先進(jìn)3nm制程所制造完成的單一芯片，也無(wú)法滿足應(yīng)用所需的系統(tǒng)效能。再者，如果是使用傳統(tǒng)的PCB的系統(tǒng)集成的方式，由于PCB trace的電容及實(shí)現(xiàn)的物理限制，芯片之間的大量數(shù)據(jù)高速傳輸會(huì)產(chǎn)生較大的功率損耗，芯片之間的傳輸效能也會(huì)受到限制。因此，設(shè)計(jì)更高性能、更大規(guī)模及較低功耗的系統(tǒng)化芯片是必然趨勢(shì)，這也使得封裝技術(shù)及芯片實(shí)現(xiàn)技術(shù)正朝著集成化、系統(tǒng)化的方向發(fā)展，傳統(tǒng)2D封裝及傳統(tǒng)意義的單芯片設(shè)計(jì)實(shí)現(xiàn)流程逐漸不能滿足要求。

先進(jìn)封裝，指的是目前采用最新封裝的技術(shù)，主要包括采用CoWoS、InFo、WoW等的2.5D/3D系統(tǒng)封裝技術(shù)。由于2.5D/3D系統(tǒng)封裝可以支持更大規(guī)模甚至不同類(lèi)型芯片的集成,可以提供更高規(guī)格的設(shè)計(jì)性能，且延時(shí)時(shí)序較小，目前已經(jīng)被廣泛用于高性能運(yùn)算、人工智能、網(wǎng)絡(luò)通信等超大規(guī)模芯片實(shí)現(xiàn)制造中。由于3D系統(tǒng)封裝及芯片設(shè)計(jì)需要設(shè)計(jì)流程周期、整體設(shè)計(jì)成本與關(guān)鍵技術(shù)實(shí)現(xiàn)，以及產(chǎn)品規(guī)格需求定義諸多考慮，更多廠商將目光放在了2.5D CoWoS/InFo系統(tǒng)芯片實(shí)現(xiàn)方案上。

目前，2.5D封裝的代表有CoWoS/InFo技術(shù)?；?a class="article-link" target="_blank" href="/tag/%E5%8F%B0%E7%A7%AF%E7%94%B5/">臺(tái)積電(TSMC)的2.5D/3D先進(jìn)制造及封裝工藝，結(jié)合創(chuàng)意電子(GUC)自研發(fā)的GLINK D2D接口IP、 HBM3 高帶寬存儲(chǔ)接口IP,創(chuàng)意電子可為客戶提供完善的APT技術(shù)實(shí)現(xiàn)方案，幫助和加速客戶系統(tǒng)芯片Chiplet集成設(shè)計(jì)、實(shí)現(xiàn)及量產(chǎn)流程。多個(gè)客戶已經(jīng)基于創(chuàng)意電子的APT技術(shù)方案流程實(shí)現(xiàn)超算HPC、AI數(shù)據(jù)中心及網(wǎng)通芯片設(shè)計(jì)的量產(chǎn)。7月19-21日，2023世界半導(dǎo)體大會(huì)暨南京國(guó)際半導(dǎo)體博覽會(huì)在南京國(guó)際博覽中心圓滿落幕。記者在現(xiàn)場(chǎng)采訪到了創(chuàng)意電子（南京）有限公司總監(jiān)肖有軍，以CoWoS為例一起為大家分享先進(jìn)CoWoS封裝技術(shù)與創(chuàng)意電子的愿景。

CoWoS是啥？

CoWoS，是Chip on Wafer on Substrate的簡(jiǎn)稱(chēng)。這一長(zhǎng)串名詞可以分為CoW與WoS。CoW，將芯片(Chip Die)堆疊在中介層(interposer)上，WoS則是將中介層（Interposer）再堆疊在基板（Substrate）上，三層堆疊最終形成立體封裝形式。這種封裝形式被稱(chēng)為2.5D封裝， CoWoS封裝中的不同芯片仍舊處于同一平面之上，但在芯片(Die)與芯片(Die)之間的通信方式上由引線或基板改為了wafer,相對(duì)于傳統(tǒng)的MCM方式，其硅片Wafer互連的延遲性能更小,功耗及性能更優(yōu)。

芯片(Chip die)與中介層(Interposer)之間的通信通過(guò)硅通孔（TSV）實(shí)現(xiàn)。打孔，首先要在中介層硅片上涂抹光刻膠，然后進(jìn)行光刻，刻蝕，沉積等步驟在硅片上制造出內(nèi)部含銅的通孔，最終讓芯片與基板通過(guò)通孔與基板相連接。

根據(jù)中介層材質(zhì)的不同，臺(tái)積電(TSMC) 的CoWoS封裝技術(shù)方案可以分為三類(lèi)。一種是CoWoS-S，即使用硅(Si)襯底為中介層,也是目前客戶量產(chǎn)和使用最成熟的方案，主要是SOC和SOC、SOC和HBM存儲(chǔ)芯片產(chǎn)品的集成方案使用，其布線寬度間距是0.4um。第二種是CoWoS-R，相比第一種，該技術(shù)應(yīng)用重現(xiàn)布線層（RDL）為中介層,布線及間距是2um, 更寬的布線寬度及間距，其電源及信號(hào)完整性性能會(huì)更優(yōu)。第三種是CoWoS-L，L指的是Local Silicon Interconnect and RDL Interposer，該技術(shù)實(shí)現(xiàn)方案支持Chip Die和Chip Die之間局部硅連接(LSI及0.4um)或者RDL布線連接， 支持所有有源芯片（Active）和無(wú)源芯片(Passive)在不同方向的集成互連。

CoWoS關(guān)鍵在哪？

其一是臺(tái)積電(TSMC)先進(jìn)工藝及封裝制造技術(shù)是其關(guān)鍵，再有是高質(zhì)量的HBM3及GLINK D2D互連界面接口IP方案，最后是完備的系統(tǒng)芯片Chiplet結(jié)構(gòu)化集成實(shí)現(xiàn)方案，包括結(jié)構(gòu)化DFT實(shí)現(xiàn)方案，支持2.5D/3D的時(shí)序收斂、后端及物理驗(yàn)證實(shí)現(xiàn)、功耗簽核流程，考慮SOC Die及基板和PCB抽取RLC參數(shù)影響的電源、信號(hào)完整性、熱設(shè)計(jì)簽核方案等。我們重點(diǎn)分析后面兩點(diǎn)因素。

（1）HBM3 /GLINK D2D接口界面互連IP方案

創(chuàng)意電子(GUC)表示，他們可以為超算(HPC)、人工智能(AI)、數(shù)據(jù)中心及網(wǎng)通等對(duì)高帶寬數(shù)據(jù)應(yīng)用需求的大規(guī)模芯片設(shè)計(jì)提供HBM2/HBM2E/HBM3/HBM3x高帶寬界面接口IP方案，其物理界面設(shè)計(jì)針對(duì)臺(tái)積電工藝做過(guò)特別功耗性能及供電設(shè)計(jì)優(yōu)化，在Chiplet多芯片設(shè)計(jì)中，創(chuàng)意電子HBM IP可以有更寬的穩(wěn)定工作電壓范圍。據(jù)了解，創(chuàng)意電子已經(jīng)完成臺(tái)積電16nm/12nm/7nm/6nm/5nm/3nm工藝節(jié)點(diǎn)的HBM 物理IP設(shè)計(jì)及流片驗(yàn)證, 基于臺(tái)積電N3E工藝HBM3物理界面速度可以達(dá)到8.6Gbps數(shù)據(jù)傳輸率。與HBM 物理界面配套的HBM自研控制器IP, 支持靈活參數(shù)配置，其在隨機(jī)讀取模式下，帶寬使用率可以達(dá)到90%以上。

創(chuàng)意電子設(shè)計(jì)的另外一款GLINK D2D多芯片互連界面IP。官方資料顯示，它在同類(lèi)業(yè)界方案中可以提供更優(yōu)的高帶寬、低功耗、低延遲的性能，可以為超算、人工智能、數(shù)據(jù)中心及網(wǎng)通芯片設(shè)計(jì)提供集成互連。在臺(tái)積電2.5D CoWoS/InFo設(shè)計(jì)中，GLINK-2.5D D2D 物理IP設(shè)計(jì)每位可以提供8/16Gbps數(shù)據(jù)傳輸率情況下，每bit功耗僅0.25pJ/bit. 32位全雙工模式下，單個(gè)物理Macro設(shè)計(jì)可以達(dá)到2/4Tbps數(shù)據(jù)傳輸帶寬。

肖有軍表示： “基于臺(tái)積電(TSMC)的2.5D CoWoS/InFO技術(shù)實(shí)現(xiàn)流程，結(jié)合創(chuàng)意電子(GUC)的HBM和GLINK D2D互連IP方案，創(chuàng)意電子可以提供靈活多樣的系統(tǒng)芯片Chiplet定制設(shè)計(jì)服務(wù)?？蛻艏瓤梢圆少?gòu)三方IP，也可以采用創(chuàng)意電子IP及全套Chiplet全流程方案。目前國(guó)內(nèi)外均已有客戶合作，并已經(jīng)量產(chǎn)”。下面兩流程圖概況了創(chuàng)意電子HBM（圖一）及GLINK D2D互連IP（圖二）完整集成方案及簽核服務(wù)流程。

創(chuàng)意電子HBM高帶寬接口IP完整方案及服務(wù)流程

創(chuàng)意電子GLINK-2.5D/3D D2D互連IP完整方案及服務(wù)流程

（2）Chiplet集成實(shí)現(xiàn)及簽核(signoff)

Chiplet又稱(chēng)為小芯片集成。該技術(shù)可以使客戶通過(guò)將大型SoC設(shè)計(jì)劃分為更小的模塊化芯片設(shè)計(jì)，使得每個(gè)部分都能采用不同的制程工藝進(jìn)行生產(chǎn)，通過(guò)HBM/GLINK互連IP及臺(tái)積電2.5D/3D先進(jìn)工藝封裝技術(shù)，最后得到系統(tǒng)集成的Chiplet系統(tǒng)芯片。芯片整體上能得到更好的成本控制，更高的良率，更快的產(chǎn)品量產(chǎn)周期。

多個(gè)小芯片的集成實(shí)現(xiàn)，使得時(shí)序收斂、后端實(shí)現(xiàn)、物理驗(yàn)證及功耗收斂流程需要支持2.5D/3D設(shè)計(jì)，不同芯片之間OCV的設(shè)置需要考慮更多任務(wù)藝、電壓及溫度的組合情況，物理驗(yàn)證及功耗簽核驗(yàn)證也需要考慮多芯片之間組合情況，其簽核收斂流程周期會(huì)更長(zhǎng)。

官方資料中，創(chuàng)意電子總經(jīng)理戴尚義博士表示：“我們現(xiàn)已建立完備的 2.5D/3D 小芯片 IP 產(chǎn)品組合，可采用最小達(dá) 3 納米的先進(jìn)技術(shù)。連同我們?cè)?CoWoS、InFO 及 SoIC 設(shè)計(jì)、封裝設(shè)計(jì)、電氣和熱模擬、DFT 以及生產(chǎn)測(cè)試等領(lǐng)域的專(zhuān)業(yè)能力，我們絕對(duì)有能力為客戶提供最先進(jìn)的解決方案，協(xié)助客戶締造更豐碩的產(chǎn)品和業(yè)績(jī)”。創(chuàng)意電子技術(shù)長(zhǎng)Igor Elkanovich表示：“我們持續(xù)致力推出業(yè)界一流的晶粒對(duì)晶粒接口，以期推動(dòng)小芯片革新?！?/p>

采訪中，肖有軍認(rèn)為，人工智能ChatGPT及L4/L5自動(dòng)駕駛的需求下，系統(tǒng)芯片設(shè)計(jì)需要處理，傳輸，存儲(chǔ)更大量的數(shù)據(jù)，芯片設(shè)計(jì)規(guī)模更大及設(shè)計(jì)性能指標(biāo)更高，其對(duì)CoWoS/InFO/SoIC 系統(tǒng)芯片Chiplet設(shè)計(jì)方案會(huì)有更多產(chǎn)品需求合作?？蛻艨梢砸劳袆?chuàng)意電子先進(jìn)封裝技術(shù)實(shí)現(xiàn)方案(APT)及HBM/GLINK互連界面IP進(jìn)行靈活定制設(shè)計(jì)服務(wù)，滿足更加多元化的設(shè)計(jì)合作需求。

肖有軍表示：“未來(lái)，基于創(chuàng)意電子與臺(tái)積電的穩(wěn)定合作關(guān)系，希望為客戶提供更先進(jìn)、更完整及更優(yōu)質(zhì)的芯片設(shè)計(jì)，更完備的定制化服務(wù)。對(duì)于本土客戶，一次流片需要投入的資源十分龐大，創(chuàng)意電子希望為客戶提供完備的全流程服務(wù)，為企業(yè)提供穩(wěn)定的質(zhì)量控制，加速客戶的產(chǎn)品量產(chǎn)周期”。