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Chiplet封裝是什么
介紹Chiplet前，先說(shuō)下SOC。Chiplet和SOC是兩個(gè)相互對(duì)立的概念，剛好可以用來(lái)互為參照。
SOC (System On Chip，系統(tǒng)級(jí)芯片)——是指將多個(gè)負(fù)責(zé)不同類型計(jì)算任務(wù)的單元，通過光刻的形式制作到同一片晶圓上。
目前主流智能手機(jī)的SOC芯片上，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等眾多不同功能的計(jì)算單元，以及諸多的接口IP與SRAM。
SOC追求的是“高度的集成化”，利用先進(jìn)制程對(duì)于所有的單元進(jìn)行全面的提升。
Chiplet (也稱作“芯?！被蛘摺靶⌒酒?——
是指將一顆原本較為復(fù)雜的SOC芯片，從設(shè)計(jì)時(shí)就按照不同的功能單元進(jìn)行分解，然后每個(gè)單元選擇最適合的半導(dǎo)體制程工藝分別進(jìn)行制造，再通過先進(jìn)封裝技術(shù)將各個(gè)單元彼此互聯(lián)，就像搭“樂高積木”一樣封裝為一個(gè)系統(tǒng)級(jí)芯片組。
目前Chiplet封裝技術(shù)已經(jīng)在CPU、GPU、ASIC等高端芯片領(lǐng)域有所應(yīng)用。隨著摩爾定律接近極限，為了提高集成度，越來(lái)越多的復(fù)雜邏輯芯片會(huì)采用chiplet封裝。
Chiplet封裝支持每個(gè)功能單元使用不同的制程工藝，從而達(dá)到性能與成本的相對(duì)最優(yōu)解。
圖1 Chiplet封裝結(jié)構(gòu)示意圖
Chiplet封裝的發(fā)展機(jī)遇
1 摩爾定律接近物理極限
晶圓制程工藝往3nm/2nm以下推進(jìn)的難度突然飆升，幾乎已經(jīng)觸碰到硅材料本身的物理極限；靠升級(jí)制程工藝來(lái)提升芯片性能的方法按照目前的科技能力已經(jīng)無(wú)法再繼續(xù)下去；通過先進(jìn)封裝技術(shù)(例如2.5D/3D/chiplet等)提升芯片性能并延續(xù)摩爾定律，已經(jīng)逐步獲得整個(gè)半導(dǎo)體產(chǎn)業(yè)界的認(rèn)可。
2 先進(jìn)封裝技術(shù)取得較大突破
臺(tái)積電CoWoS 2.5D封裝技術(shù)已經(jīng)日趨成熟，成為高性能計(jì)算芯片的主要選擇；全球前兩大封裝廠日月光和安靠科技在2.5D/3D封裝領(lǐng)域也都建立了自己的技術(shù)路線，目前也有幫客戶推出不同類型的產(chǎn)品；國(guó)內(nèi)三大封測(cè)廠長(zhǎng)電、通富和華天也都在先進(jìn)封裝領(lǐng)域積極布局，包括2.5D/3D等技術(shù)都取得了一定的發(fā)展。
3 AI應(yīng)用對(duì)算力的巨大需求加速chiplet技術(shù)發(fā)展
ChatGPT訓(xùn)練需要消耗3640PFLOPS-days AI算力，AIGC領(lǐng)域?qū)⒁I(lǐng)新一輪的算力需求風(fēng)暴；不論是從政府層面還是企業(yè)層面，數(shù)據(jù)中心和超算中心的持續(xù)建立都需要巨大的算力支持；隨著自動(dòng)駕駛技術(shù)的逐步落地，AI算力的需求還會(huì)進(jìn)一步加劇。
4 美國(guó)芯片制裁政策推動(dòng)Chiplet在國(guó)內(nèi)的發(fā)展
2022年8月，美國(guó)政府針對(duì)3nm以下先進(jìn)制程工藝使用的EDA軟件實(shí)施出口限制；2022年9月，美國(guó)政府限制英偉達(dá)和AMD向中國(guó)出售高性能GPU芯片；2022年10月，美國(guó)政府出臺(tái)政策限制臺(tái)積電等全球芯片制造企業(yè)為中國(guó)加工制造高性能計(jì)算芯片。受限于美國(guó)制裁，國(guó)內(nèi)AI芯片企業(yè)無(wú)法使用先進(jìn)制程工藝迭代來(lái)提升算力，轉(zhuǎn)而使用Chiplet等先進(jìn)封裝技術(shù)來(lái)實(shí)現(xiàn)算力的提升與新產(chǎn)品的研發(fā)。
Chiplet封裝的優(yōu)劣勢(shì)分析
優(yōu)勢(shì)
1. 提升產(chǎn)品良率：當(dāng)需要制造的芯片被拆成小模塊分別制造，就可以各自使用最適合的制程工藝；這樣單個(gè)模塊的die size比較小，良率相對(duì)也會(huì)比較高；組合在一起后整體的產(chǎn)片良率也會(huì)比較高，比目前先進(jìn)制程良率不足30%的大芯片節(jié)省了很多成本。
2. 降低對(duì)先進(jìn)制程的需求：在芯片內(nèi)部所包含的模塊中，除了計(jì)算單元需要應(yīng)用最先進(jìn)的制程來(lái)達(dá)到良好的性能之外，其他模塊例如存儲(chǔ)、模擬、射頻等則沒有必要使用最先進(jìn)的制程；比如存儲(chǔ)模塊在14nm、模擬在65/90nm節(jié)點(diǎn)會(huì)達(dá)到比先進(jìn)工藝更好的性能；過往SOC芯片的設(shè)計(jì)中，所有模塊都用同一個(gè)工藝節(jié)點(diǎn)制造，不僅會(huì)造成大量的浪費(fèi)，而且也不是最優(yōu)解。
3. 設(shè)計(jì)靈活成本低：如果按原來(lái)的設(shè)計(jì)模式，雖然自研或者外購(gòu)的IP看似可以復(fù)用，但與其他模塊的連接都需要重新設(shè)計(jì)，也需要重新再做測(cè)試，設(shè)計(jì)流程并沒有簡(jiǎn)化；應(yīng)用了Chiplet技術(shù)之后，芯粒在不同芯片之間可以重復(fù)使用，芯片設(shè)計(jì)流程變得簡(jiǎn)單靈活，芯片研發(fā)的成本將大幅降低。
4. 研發(fā)周期短：研發(fā)一款復(fù)雜芯片時(shí)只需要把資源投入到核心模塊上，其他功能模塊可以使用成熟的“小芯片”，這樣可以大幅縮短產(chǎn)品的研發(fā)周期。
劣勢(shì)
1. 封裝布線復(fù)雜度高：由于Chiplet技術(shù)將復(fù)雜的電路拆解成一系列模塊，然后再將不同的模塊組裝在一起，因此封裝布線會(huì)變得非常復(fù)雜，這也成為使用Chiplet技術(shù)構(gòu)建芯片的一個(gè)重要環(huán)節(jié)。
2. 封裝基板制造難度大、良率低：使用Chiplet將不同的“芯?！逼唇釉谝黄鸷?，最終組合成的芯片尺寸會(huì)比原本的SOC芯片封裝尺寸大，相應(yīng)的封裝基板的尺寸也會(huì)更大；這樣會(huì)增加基板的制造難度，降低基板的生產(chǎn)良率，從而增加封裝成本。
3. 數(shù)據(jù)處理難度大：Chiplet技術(shù)可以拆解數(shù)據(jù)處理器的復(fù)雜性，但是這需要在每個(gè)子模塊之間添加一系列互聯(lián)接口，以便所有模塊之間進(jìn)行數(shù)據(jù)交換，這些互聯(lián)接口的設(shè)計(jì)比較復(fù)雜。
4. 可靠性難度加大：由于Chiplet技術(shù)使用不同制程工藝的模塊組合在一起，相對(duì)于傳統(tǒng)的單一制程工藝的SOC芯片，芯片可靠性方面的難度加大；芯片封裝尺寸變大，對(duì)于封裝可靠性的難度也會(huì)加大；這些將對(duì)系統(tǒng)的整體可靠性產(chǎn)生負(fù)面影響。
5. 維護(hù)成本高：由于Chiplet技術(shù)的高度模塊化，如果發(fā)生故障，就需要將故障點(diǎn)定位到某個(gè)具體的子模塊。然后再去找子模塊的供應(yīng)商去分析具體的問題，反饋周期會(huì)比較長(zhǎng)，相應(yīng)的維護(hù)成本也會(huì)較高。
未完待續(xù)…...
