2003
01 當(dāng)一個(gè)乘法器需要10個(gè)cycle才能完成計(jì)算任務(wù)，對(duì)其需要設(shè)置multicycle，setup會(huì)設(shè)置為10，hold設(shè)置為（）
A、9
B、不需要設(shè)置
C、10
D、1
解析：A。在多周期設(shè)置中，Setup的周期是X，設(shè)置Hold周期為X-1。multicycle path：當(dāng)FF之間的組合邏輯delay大于一個(gè)時(shí)鐘cycle時(shí)，這條combinational path能被稱(chēng)為multicycle path；多數(shù)的design中，一個(gè)N multicycle setup應(yīng)該與一個(gè)N-1 multicycle hold相對(duì)應(yīng)，以保證hold check維持在同一時(shí)鐘，否則極容易slack violated。
02 以下工藝器件中，電阻值的最大的是（）
A、AA
B、Contact
C、Poly
D、VIA
解析：C。AA：有源區(qū)；Contact：接觸孔；Poly：柵極，接觸電阻大；Via：通孔
03 當(dāng)clock的周期是10ns，對(duì)于模塊的input需要添加input delay，假設(shè)外部延遲是6ns，內(nèi)部延遲是4ns，模塊的input delay需要設(shè)置為（）ns
A、5
B、5
C、4
D、10
解析：B
04 以下敘述中，不正確的是（）
A、N MOS位于PWELL中
B、P MOS的substrate是N參雜
C、POLY的電阻值比Metal高
D、P WELL的參雜濃度比P Sub高
解析：A。N MOS位于P-sub ，P MOS位于NWELL中。
05 以下對(duì)于MOORE/MEALY狀態(tài)機(jī)的特點(diǎn)描述正確的是（）
A、Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值相關(guān)，Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入值有關(guān)
B、Mealy狀態(tài)機(jī)更容易出現(xiàn)錯(cuò)誤
C、Moore狀態(tài)機(jī)可沒(méi)有default狀態(tài)
D、Mealy狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值相關(guān)，Moore狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)有關(guān)，也與當(dāng)前輸入值有關(guān)
解析：A。B錯(cuò)；C要有defult狀態(tài)；D說(shuō)反了。典型的狀態(tài)機(jī)設(shè)計(jì)分為moore與mealy兩大類(lèi)，其中mealy狀態(tài)機(jī)的最后輸出不僅與當(dāng)前狀態(tài)值有關(guān)，而且與當(dāng)前輸入有關(guān)；moore狀態(tài)機(jī)的最后輸出僅與當(dāng)前狀態(tài)值有關(guān)，而與此時(shí)的輸入無(wú)關(guān)。
06 已知Y=A(~B)+B+(~A)B，下列正確的是（）
A、Y=B
B、Y=A
C、Y=(~A)+(~B)
D、Y=A+B
解析：D。Y = A(~B)+B+(~A)B= A(~B)+B(1+(~A))= A+B
07 關(guān)于同步復(fù)位和異步復(fù)位說(shuō)法錯(cuò)誤的是（）
A、異步復(fù)位在使用時(shí)，復(fù)位信號(hào)仍舊需要先經(jīng)過(guò)同步后才能使用
B、同步復(fù)位會(huì)產(chǎn)生大的瞬態(tài)power
C、異步復(fù)位容易在輸出產(chǎn)生毛刺，從而影響后續(xù)電路工作
D、P WELL的參雜濃度比P Sub高
解析：B。
08 16bit有符號(hào)數(shù)0×C6的十進(jìn)制數(shù)是（）
A、-57
B、-56
C、-59
D、-58
解析：D。負(fù)數(shù)取反加一，0×C6=1100 0110（補(bǔ)碼）= 1011 1010（原碼）
09 0×6F5A的十進(jìn)制數(shù)是（）
A、28510
B、其他均不正確
C、67532
D、28506
解析：D。
0×6F5A
= 6*16^3+15*16^2+5*16+10
= 28506
10 16bit有符號(hào)數(shù)0×A7，其中低4bit為尾數(shù)，截掉后4bit，四舍五入后是（）
A、0
B、0
C、0xA
D、0xB
解析：C。
參考用round去掉小數(shù)部分并進(jìn)行四舍五入：
assign add_bit = a[15] ? (a[3] & (|a[2:0]) ) : a[3];
assign temp[15:0] = {a[15],a[14:4]} + add_bit;
第一句判斷是否需要進(jìn)位。設(shè)要舍棄部分的值為d, (-1.0<d<1.0)。當(dāng)a為正，即a[15] =0，若a[3]=1, 則說(shuō)明d>0.5，故可以產(chǎn)生進(jìn)位。當(dāng)a為負(fù)，即a[15] = 1時(shí)，由于負(fù)數(shù)用補(bǔ)碼表示，若直接舍棄d則意味著round up, 即向高位進(jìn)位。然而，當(dāng)0>d>-0.5時(shí)，不需要進(jìn)位，而對(duì)于補(bǔ)碼表示的負(fù)數(shù)而言，add_bit=1即表示不產(chǎn)生進(jìn)行。另外，0>d>-0.5即a[3] & (|a[2:0])，因?yàn)?- 0.5的補(bǔ)碼是1000, d>-0.5即a[2:0]不全為0?？紤]到四舍五入時(shí)可能產(chǎn)生進(jìn)位，故需要擴(kuò)展1bit的符號(hào)位。綜上0xA7為正數(shù)，且a[3]=0, 說(shuō)明小數(shù)部分d<0.5則四舍五入后不產(chǎn)生進(jìn)位，結(jié)果為0xA。
11 信號(hào)跨時(shí)鐘域時(shí)，會(huì)出現(xiàn)亞穩(wěn)態(tài)，其失效性和哪些因素有關(guān)（）
A、發(fā)射端寄存器輸出信號(hào)的翻轉(zhuǎn)率
B、信號(hào)發(fā)射端的寄存器時(shí)鐘頻率
C、信號(hào)接收端的寄存器時(shí)鐘頻率
D、同步寄存器的級(jí)數(shù)
解析：ACD。A：應(yīng)該減少使用或者避免使用那種信號(hào)翻轉(zhuǎn)時(shí)間很長(zhǎng)的輸入信號(hào)，如果翻轉(zhuǎn)時(shí)間長(zhǎng)，那么進(jìn)入器件未定義的電平的時(shí)間也很長(zhǎng)，容易導(dǎo)致亞穩(wěn)態(tài)的產(chǎn)生；B：接收域時(shí)鐘clk的頻率越高,也越容易采集到變化中的；D：同步級(jí)數(shù)越多越可靠數(shù)據(jù)。
12 哪些Verilog的寫(xiě)法是不能綜合的（）
A、輸入為變量的除法
B、循環(huán)邊界未指定的for循環(huán)
C、含有時(shí)序電路的function函數(shù)
D、輸入為變量的乘法
解析：AB。除法不可綜合
13 關(guān)于異步fifo說(shuō)法正確的是（）
A、異步fifo的reset信號(hào)，可以經(jīng)過(guò)時(shí)鐘同步后直接使用
B、讀寫(xiě)指針需要格雷碼做域處理
C、使用中，讀寫(xiě)clock可以是同步的
D、地址格雷碼過(guò)域時(shí)，信號(hào)延遲必須小于1個(gè)源時(shí)鐘的周期
解析：ABC。信號(hào)延遲可等于2個(gè)源時(shí)鐘周期.
14關(guān)于clock以下說(shuō)法正確的是（）
A、clock path上可使用OAI等組合控制邏輯
B、clock可以被當(dāng)成data使用
C、在設(shè)計(jì)中盡可能的使用上升沿觸發(fā)的邏輯
D、clock jitter越小越好
解析：ABCD。
15 Hold violation可以通過(guò)（）方式解決
A、降低工作電壓
B、升高工作電壓
C、在capture clock path上插入clk buffer
D、降低時(shí)鐘頻率
E、提高時(shí)鐘頻率
F、在data path上插入delay cell
解析：AF。A、B：降低電壓會(huì)減慢cell delay,也就是能夠增加path的長(zhǎng)度；C：應(yīng)減少capture clock path delay；D、E：hold time和clk cycle無(wú)關(guān)；F：應(yīng)加大數(shù)據(jù)延時(shí)。
16 以下說(shuō)法正確的是（）
A、當(dāng)工作電壓從1.0V降低到0.9V，系統(tǒng)功耗會(huì)降低20%
B、P MOS的substrate是N參雜
C、85C的leakage power是25C的10倍
D、P WELL的參雜濃度比P Sub高
解析：AD。A：存疑，不考慮靜態(tài)功耗？B：功耗會(huì)變小，因?yàn)殡娮?a class="article-link" target="_blank" href="/baike/1521588.html">電容變小了；C：按照統(tǒng)計(jì)數(shù)據(jù)，85c的leakage大約是25c的8倍左右，即溫度每升高20度，leakage翻一倍；D：動(dòng)態(tài)功耗等于0.5Ceff*VDD^2*f，f下降，功耗下降（這一題的Power理解成 瓦/s）。
