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近期筆者在清洗業(yè)務(wù)研討會(huì)上發(fā)表了演講。我不是一名清洗工藝專家，在演講中介紹更多的是制造工藝的發(fā)展趨勢(shì)及其對(duì)清洗的影響。我將在這篇文章中分享并進(jìn)一步討論那次演講的內(nèi)容，主要圍繞 DRAM、邏輯器件和 NAND 這三大尖端產(chǎn)品。
DRAM
在 DRAM 章節(jié)的第一張幻燈片中，我按公司和年份呈現(xiàn)了 DRAM 工藝節(jié)點(diǎn)的變化。美光科技、三星和 SK 海力士是 DRAM 市場(chǎng)的主導(dǎo)廠商，所以我以這三家公司為代表展示了其各自的工藝節(jié)點(diǎn)。DRAM 節(jié)點(diǎn)尺寸目前是由器件上最小的半間距來定義的，美光 DRAM 基于字線，三星和 SK 海力士則基于主動(dòng)晶體管。
圖表下方在一定程度上展示了關(guān)鍵技術(shù)的發(fā)展情況。左側(cè)展示了具有掩埋字線的鞍形鰭片存取晶體管。具有掩埋字線的鞍形鰭片是目前存取晶體管的標(biāo)準(zhǔn)。在中間和右下角，顯示了 DRAM 電容器向更細(xì)節(jié)距 - 高長(zhǎng)寬比結(jié)構(gòu)的演變。
影響 DRAM 工藝縮減的主要問題是電容。為了可靠地存儲(chǔ)數(shù)據(jù)，電容需要大于一定的閾值。要繼續(xù)制造出占用面積更小的電容，可以把電容做得更高，薄膜更薄，或者增加薄膜的 K 值。但是問題在于，雖然從機(jī)械穩(wěn)定性的角度還可以可靠地做出更高更薄的電容，但是隨著薄膜厚度的降低，漏電會(huì)增加，而且隨著薄膜 K 值的增加，帶隙減小也會(huì)導(dǎo)致漏電問題。當(dāng)前的標(biāo)準(zhǔn)是使用低漏電的鋁基氧化物薄膜和用于高 k 值的鋯基薄膜組成的復(fù)合膜，而且目前還不清楚是否還會(huì)有更好的替代方案。
在第五張和第六張幻燈片中，我介紹了一些主要的 DRAM 工藝塊，并討論了 DRAM 工藝對(duì)清洗和濕條帶的需求。
我在 DRAM 章節(jié)最后一張幻燈片中展示了三星工藝節(jié)點(diǎn)的清洗次數(shù)。可以看出，隨著工藝尺寸的縮減，DRAM 清洗次數(shù)也在增加，這主要是因?yàn)樵诔两饪滩襟E后需要進(jìn)行更多次背面斜面清潔，而且越來越復(fù)雜的多層圖案化方案也會(huì)造成多次清洗。
邏輯器件
在第八張幻燈片中，我介紹了格羅方德、英特爾、三星和臺(tái)積電的邏輯器件工藝節(jié)點(diǎn)。這四家廠商是邏輯器件工藝領(lǐng)域的領(lǐng)導(dǎo)廠商。應(yīng)當(dāng)特別指出的是，英特爾的節(jié)點(diǎn)通常等同于其他廠商下一代較小的工藝節(jié)點(diǎn)，比如英特爾的 10nm 和代工廠的 7nm 差不多。
幻燈片表格下方，左側(cè)顯示的是 FinFET 的橫截面，這是當(dāng)前先進(jìn)邏輯器件首選的工藝，右側(cè)顯示了納米線和納米片，預(yù)計(jì)將在 4nm 左右時(shí)替代 FinFET。
在幻燈片 9 中，我介紹了一些主要的邏輯器件工藝的演變。在這張幻燈片中，我以英特爾 / 代工廠的兩個(gè)數(shù)字展示工藝節(jié)點(diǎn)，如上所述，英特爾的工藝節(jié)點(diǎn)和代工廠較小尺寸的工藝節(jié)點(diǎn)類似。
在第 10 張和第 11 張幻燈片中，我介紹了一些主要的邏輯工藝模塊，并討論了這些模塊對(duì)清洗和濕條帶的需求。
12 號(hào)幻燈片是邏輯器件章節(jié)最后一張幻燈片，介紹了基于臺(tái)積電工藝節(jié)點(diǎn)的清洗步驟數(shù)量。當(dāng)工藝尺寸下降到第一代 7nm 工藝時(shí)，由于增加了掩膜層，再加上多重圖案化的復(fù)雜性，清洗次數(shù)一直在增加，在隨后的 7nm+和 5nm 節(jié)點(diǎn)上，由于 EUV 將顯著降低光刻的復(fù)雜度，因此消除了許多清洗步驟。
NAND
3D NAND 取代了 2D NAND，成為 NAND 產(chǎn)品的技術(shù)選擇，現(xiàn)在 3D NAND 的比特出貨量也已經(jīng)超過了 2D NAND。3D NAND 尺寸的縮減是由層數(shù)進(jìn)行表征的，驅(qū)動(dòng)力來自于層沉積和蝕刻取代了 2D NAND 中的光刻工藝。
在第 13 張幻燈片中，我展示了 3D NAND 的三個(gè)主要制造步驟 -CMOS 制造、存儲(chǔ)陣列制造和互聯(lián)。三星和東芝（NAND 產(chǎn)品的頭兩號(hào)供應(yīng)商）使用的基本存儲(chǔ)陣列工藝如右側(cè)圖所示。隨著層數(shù)的增加，存儲(chǔ)器陣列必須在“位串堆疊”階段拆分成多個(gè)段。左下圖顯示了三家領(lǐng)先供應(yīng)商的層數(shù)和位串。
在第 14 張和第 15 張幻燈片中，我介紹了一些主要的 3D NAND 工藝模塊，并討論了這些模塊對(duì)清洗和濕條帶的需求。
幻燈片 16 展示了 3D NAND 的總清洗次數(shù)與三星 3D NAND 工藝的層數(shù)。3D NAND 清洗次數(shù)之所以隨著層數(shù)增加而增加，主要是因?yàn)殡A梯成型時(shí)的 CMP 清洗。在第一階梯掩模之后，每個(gè)后續(xù)掩模都需要在施加掩膜之前通過 CMP 清洗將層平坦化。
結(jié)論
DRAM 工藝尺寸的縮減正在面臨基本的物理限制，目前還有沒有明確的解決方案，由于印刷需求的推動(dòng)，DRAM 的清洗復(fù)雜度也在增加。
隨著行業(yè)向 5nm 和 3nm 的推進(jìn)，邏輯器件的工藝尺寸將持續(xù)縮減。納米線和納米片將對(duì)清洗帶來新的挑戰(zhàn)。隨著掩膜數(shù)量的則更加，以及多重圖案化方案越來越復(fù)雜，邏輯器件的清洗次數(shù)也在增長(zhǎng)。
NAND 工藝尺寸的縮減已經(jīng)完成落腳到了 3D NAND 層數(shù)的增加上。由于階梯成型需要 CMP 清洗，3D NAND 器件的清洗次數(shù)也在不斷增加。
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