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我在“英特爾的明日之星”中寫過：
物聯(lián)網隨著車聯(lián)網、智能家居和各種聯(lián)網設備的應用快速發(fā)展。然而，在圍繞這些器件的生態(tài)系統(tǒng)建立起來之前，設備制造商不得不考慮功效問題。好消息是，在低功耗 FPGA 的幫助下，這些設備可以實現(xiàn)節(jié)能。
一般人們會因為一個公司的策略及規(guī)劃買其股票。英特爾的“明日之星”是 Altera FPGA 產品線，本文將會解釋，投資 FPGA 如何在數(shù)據中心和物聯(lián)網中獲取高回報。讓我們來分析一下 Altera 或者賽靈思的 FPGA，產品價格超過 1000 美金，高性能而且廣泛應用于網絡，對于物聯(lián)網應用來說卻不是好的選擇，前提是你認同“必須處理功耗問題”。
首先，我認為 FPGA 是一項偉大的技術，F(xiàn)PGA 在這個依賴網絡系統(tǒng)數(shù)據而快速變化的世界里起到不可估量的作用，它提供了巨大的靈活性。這種靈活性是有成本的，我們不談論 IC ASP（在 FPGA 中實現(xiàn)相同的功能要乘以 10 甚至 20），而是功耗。我從網上查了一下 FPGA 的構架：基于 FPGA 的 SRAM 密度最高，但是功耗很大，而且需要外部非易失性存儲器配置位流。
這個架構定義適用于 Altera 和賽靈思，我們能肯定這個所謂的“高功耗”可以從 Altera 的白皮書中找到，標題是：“利用 HyperFlex 架構于 Stratix 10 器件，可以最大程度降低功耗?！?/p>
從 Stratix V 到 Stratix 10 器件意味著工藝從 28nm 過渡到 14nm FinFET 節(jié)點。我們一般不希望集成轉換器（基于并行轉換器的高速接口）到物聯(lián)網，因此讓我們看一下核動態(tài)功耗，從 28nm 切換到 14nm FinFET 的靜態(tài)功耗降低了 42%。實際上，靜態(tài)功耗有兩部分。一部分是泄露功率，大部分 FinFET 技術都會有；另一部分是 FPGA 技術固有的。這是來自 SRAM 的功率耗散（記住，F(xiàn)PGa 是基于 SRAM 架構），因為是靜態(tài)，你需要不算刷新 SRAM 保持 FPGA 編程。筆者自豪于 10 到 12 瓦特的靜態(tài)功耗，但是想象一下你把 FPGA 應用于物聯(lián)網應用。典型的物聯(lián)網需要保持不間斷聯(lián)網，邏輯會時不時喚醒，你不得不保持 SRAM 喚醒 ... 這將產生巨大的靜態(tài)功耗。
由此可見，我不認為 Stratix 10 產品線適合物聯(lián)網應用，因為要滿足物聯(lián)網需求靜態(tài)功耗太高。
文章結束前說點積極的。英特爾開發(fā)的一些有趣的產品，如多芯片封裝，集成了 Broadwell 和 Arria 10GX FPGA 在相同的封裝中。這款產品將會用于數(shù)據中心，F(xiàn)PGA 的靈活性將會降低功耗。芯片間通信產生的功耗將受惠于兩片芯片間無封裝。我可以說，這不是一項革命，但是在降低功耗方面向著正確的方向發(fā)展。
坦率地講，如果嵌入式 FPGA 技術研發(fā)有效，如果 eFPGA 可用于數(shù)據中心，可能會是一場革命，而不是將一個 SoC 放在 FPGA 中，或者在 FPGA 的實例中，將多個 FPGA 集成到 SoC 中將會帶來靈活性和低功耗。我們將會需要等待，看看 eFPGA 是否會被采納 ...
關于漏極功耗：
國際半導體技術發(fā)展路線圖在 2009 年的報告中，描述漏極功耗的生存危機情況:
當功耗變成一個迫切的挑戰(zhàn)，其泄露或靜態(tài)功耗組件將長期成為一個主要的行業(yè)危機，正在威脅 CMOS 技術的生存，就像幾十年前雙極技術受到的威脅及最終處置。
小編點評：將 FPGA 和 CPU 封裝到一起確實達到了異構處理的目的，不過也只是減少了芯片間通信的功耗，英特爾認為是一個革命性變革我覺得有些牽強，而且功耗的問題沒有從根本上解決。FPGA 加速確實可以幫助數(shù)據中心實現(xiàn)能源節(jié)約，但是功耗依然是橫在用戶面前的一個難題。小編覺得 eFPGA 未必能徹底解決，或許需要新材料、新技術才能實現(xiàn)大步跨越。
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