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書接上回，FinFET 技術(shù)已經(jīng)成為工藝尺寸繼續(xù)減小的主要?jiǎng)恿Α！霸诳深A(yù)見的未來，極低的工作電壓與漏電流使得 FinFET 工藝成為 CMOS 工藝的標(biāo)準(zhǔn)架構(gòu)，” ANSYS 應(yīng)用工程高級總監(jiān) Arvind Shanmugavel 說道，“但上述優(yōu)點(diǎn)是有代價(jià)的—電源噪聲問題變得突出。一方面，10 納米或 7 納米的 FinFET 器件在供電電壓（Vsupply）為 500mV 時(shí)也能可靠地工作；另一方面，門限電壓（Vt）并沒有跟隨工藝節(jié)點(diǎn)前進(jìn)而成比例下降。這樣一來，電壓容限（Vsupply - Vt）急劇減少，設(shè)計(jì)工程師需要特別注意電源噪聲變化?！?/p>
平面工藝與 FinFET（右）比較
FinFET 工藝獨(dú)有的特性帶來了更多的麻煩?！癋inFET 器件溫度更高，因此白噪聲會增加，” Cadence 電源簽核（signoff）產(chǎn)品市場總監(jiān) Jerry Zhao 說，“FinFET 器件的三維鰭型結(jié)構(gòu)易聚集熱量，這些熱量會沿垂直方向傳導(dǎo)到鰭型結(jié)構(gòu)上面的走線層。溫度升高增加了噪聲?！?/p>
Naviasky 補(bǔ)充道：“FinFET 架構(gòu)沒有足夠的去耦電容，所以不能將噪聲去除干凈。有些工藝雖然提供 memcap 電容，但目前還存在一系列其他的問題。FinFET 并沒有帶來新型噪聲，只不過這種技術(shù)使噪聲問題更加惡化，并由于去耦電容減少而折磨開發(fā)人員?！?/p>
在 1x 納米節(jié)點(diǎn)上，不同問題開始相互影響。 “自熱效應(yīng)很糟糕，但遇上電遷移效應(yīng)，二者疊加產(chǎn)生的影響更壞（一加一大于二）。” Naviasky 繼續(xù)解釋，“我們的規(guī)則是防止自熱增加的溫度超過 5 度，否則等不到處理噪聲問題，電遷移問題就會讓你招架不及?！?/p>
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