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前面有提過(guò)，單端信號(hào)與差分信號(hào)的最大區(qū)別是抗干擾性。

單端信號(hào)在單根線(xiàn)上傳輸，信號(hào)線(xiàn)和返回路徑會(huì)存在一個(gè)信號(hào)電壓；差分信號(hào)在差分對(duì)上傳輸，除了各自的單端信號(hào)，還有兩條信號(hào)線(xiàn)存在電壓差。

信號(hào)的傳輸除了電壓差和傳輸路徑，還要約定收/發(fā)雙方以何種高低電平與結(jié)構(gòu)標(biāo)準(zhǔn)進(jìn)行信號(hào)傳輸，也就是說(shuō)，為了保證成功地通信，驅(qū)動(dòng)器和接收器之間必須對(duì)邏輯高電平、邏輯低電平的具體值有一致的約定。

邏輯電平參數(shù)

信號(hào)邏輯電平是指數(shù)字信號(hào)電壓的高、低電平，在數(shù)字邏輯電路中，低電平表示0，高電平表示1。常見(jiàn)的低電平為0~0.25V，高電平為3.3~5V。

驅(qū)動(dòng)器：

輸入高電平VIH：保證邏輯門(mén)的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于VIH時(shí)，則認(rèn)為輸入電平為高電平;

輸入低電平VIL：保證邏輯門(mén)的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于VIL時(shí)，則認(rèn)為輸入電平為低電平;

接收器：

輸出高電平VOH：保證邏輯門(mén)輸出為高電平時(shí)的輸出電平最小值，邏輯門(mén)輸出為高電平時(shí)的電平值都必須大于此VOH;

輸出低電平VOL：保證邏輯門(mén)輸出為低電平時(shí)的輸出電平最大值，邏輯門(mén)輸出為低電平時(shí)的電平值都必須小于此VOL;

除了高低電平，還有閾值電平VT，就是信號(hào)翻轉(zhuǎn)時(shí)的電平，介于輸入高電平和輸入低電平之間的電壓值。閾值電平只是用來(lái)表征數(shù)字電路芯片的特性，需要關(guān)注的還是輸入/輸出的高低電平。

邏輯電平的相互關(guān)系如下：

邏輯電平的分類(lèi)

邏輯電平的分類(lèi)有單端電平和差分電平。

常見(jiàn)的單端信號(hào)邏輯電平為CMOS、TTL、LVCMOS、LVTTL等。常見(jiàn)的差分信號(hào)邏輯電平為LVDS、CML、ECL等。

差分信號(hào)應(yīng)用越來(lái)越廣，所以，這里講差分邏輯電平。使用差分信號(hào)線(xiàn)進(jìn)行數(shù)據(jù)傳輸的具體電平有很多種，LVDS只是其中之一。常見(jiàn)的差分信號(hào)USB、SATA等，使用的電平標(biāo)準(zhǔn)與LVDS很相似。而HDMI使用TMDS（Time Minimized Differential Signal, 最小化傳輸差分信號(hào)）和DDR3使用SSTL（Stub series terminated logic,短截線(xiàn)串聯(lián)端接邏輯）這些就和LVDS不一樣了。

LVDS

LVDS（Low-Voltage Differential Signaling ,低電壓差分信號(hào)）是一種小振幅差分信號(hào)技術(shù)，采用較低的信號(hào)電壓幅度(250mV~450mv）傳輸數(shù)據(jù)，是一種常見(jiàn)的差分電平標(biāo)準(zhǔn)。

該傳輸標(biāo)準(zhǔn)采用電流模式驅(qū)動(dòng)輸出，不會(huì)產(chǎn)生振鈴和信號(hào)切換所帶來(lái)的尖峰信號(hào)，具有良好的EMI特性，同時(shí)由于兩條信號(hào)線(xiàn)周?chē)碾姶艌?chǎng)也相互抵消，故差分信號(hào)傳輸比單線(xiàn)信號(hào)傳輸電磁輻射小得多。

該傳輸標(biāo)準(zhǔn)采用恒流源模式，電壓幅度低，在保證數(shù)據(jù)傳輸率的同時(shí)功耗也很低。

總得來(lái)說(shuō)，采用這種技術(shù)后，只要保證一對(duì)平行傳輸線(xiàn)的長(zhǎng)度足夠一致，并在接受端提供良好的匹配端接阻抗技術(shù)，以減小反射信號(hào)的產(chǎn)生，就可以提供非常高的數(shù)據(jù)傳輸率。

LVDS 的工作原理，其驅(qū)動(dòng)器由個(gè)恒流源（通常為 3.5mA左右）驅(qū)動(dòng)一對(duì)差分信號(hào)線(xiàn)組成。在接收端有一個(gè)高的直流輸入阻抗（幾乎不會(huì)消耗電流），所以幾乎全部的驅(qū)動(dòng)電流將流經(jīng) 100歐的終端電阻在接收器輸入端產(chǎn)生約 350mV的電壓。

TMDS

TMDS(Time Minimized Differential Signal)最小化傳輸差分信號(hào)傳輸技術(shù)，是一種利用2個(gè)引腳間電壓差來(lái)傳送信號(hào)的技術(shù)。傳輸數(shù)據(jù)的數(shù)值（“0"或者"1”）由兩引腳間電壓正負(fù)極性和大小決定。采用2根線(xiàn)來(lái)傳輸信號(hào)，傳輸原理也是一根線(xiàn)上傳輸原來(lái)的信號(hào)，另一根線(xiàn)上傳輸與原來(lái)信號(hào)相反的信號(hào)。這樣接收端就可以通過(guò)讓一根線(xiàn)上的信號(hào)減去另一根線(xiàn)上的信號(hào)的方式來(lái)屏蔽電磁干擾，從而得到正確的信號(hào)。

HDMI使用最小跳變差分信號(hào)(TMDS)技術(shù)，差分信號(hào)上拉電壓為＋3.3 V，端口阻抗為50歐姆，單端信號(hào)為400-600mV，標(biāo)稱(chēng)為500mV，差分信號(hào)的邏輯擺幅在800-1200mV之間，實(shí)際差分電壓擺幅可以在150 mV - 1200 mV之間變化，而且偏置電壓是由Sink端提供的。

常見(jiàn)的HDMI接口是下圖的A類(lèi)(19腳)：

1~9 （6 pin）:TMDS數(shù)據(jù)通道，分0~2三組，這些通道傳輸音頻和視頻和輔助數(shù)據(jù)。數(shù)據(jù)通道之間有屏蔽線(xiàn)，三組TMDS 數(shù)據(jù)通道，每一個(gè)都通過(guò)一對(duì)屏蔽雙絞線(xiàn)承載在電纜中，用于最小化串?dāng)_和 EMI 輻射的屏蔽層在電纜的兩端接地。

SSTL

SSTL：Stub Series Termination Logic，短截線(xiàn)串聯(lián)端接邏輯，最早被定義在多個(gè)不同JEDEC標(biāo)準(zhǔn)中：JESD8-8，JESD8-9B，JESD8-15。SSTL電平有不同的電平值，這與DRAM的標(biāo)準(zhǔn)協(xié)議相關(guān)，一般CPU和DDR顆粒都是默認(rèn)標(biāo)準(zhǔn)的SSTL電平。

SSTL25 I/O標(biāo)準(zhǔn)用于DDR SDRAM 存儲(chǔ)器接口；

SSTL18 I/O標(biāo)準(zhǔn)用于DDR2 SDRAM存儲(chǔ)器接口；

SSTL15 I/O標(biāo)準(zhǔn)用于DDR3 SDRAM存儲(chǔ)器接口；

SSTL12支持DDR4 SDRAM存儲(chǔ)器接口；

以上存儲(chǔ)器接口對(duì)應(yīng)的供電電壓VDD分別為：2.5V、1.8V、1.5V、1.2V，對(duì)應(yīng)的VREF=VTT分別為1.25V、0.9V、0.75V、0.6V。

SSTL輸入是差分結(jié)構(gòu)，因此輸入提供了比較好的電壓增益以及穩(wěn)定的閾值電壓，具有更小的輸入電壓擺幅，和更高的可靠性。

SSTL輸出結(jié)構(gòu)與單端LVTTL驅(qū)動(dòng)并無(wú)差別，通過(guò)上下P/N晶體管的輪流導(dǎo)通輸出高、低電平。SSTL輸出到輸入拓?fù)湫枰诮K端外部上拉至VTT，一般取VDDQ/2，輸出阻抗Rs和傳輸線(xiàn)阻抗Z0相匹配，上拉電阻RT和傳輸線(xiàn)阻抗Z0相匹配。

SSTL基本電路結(jié)構(gòu)

信號(hào)輸入高于交流閾值 VIHac，接收器就認(rèn)為信號(hào)的狀態(tài)發(fā)生翻轉(zhuǎn)，即使在傳輸過(guò)程中，有反射造成的振鈴或者噪聲，但只要輸入電平保持在直流閾值 VIHdc 之上，接收器的狀態(tài)不發(fā)生改變，默認(rèn)為高電平。同樣，信號(hào)輸入低于交流閾值 VILac，接收器就認(rèn)為信號(hào)的狀態(tài)發(fā)生翻轉(zhuǎn)，但只要輸入電平保持在直流閾值 VIHdc 之下，接收器的狀態(tài)不發(fā)生改變，默認(rèn)為低電平。

其實(shí)可以拓展到DDR3 的push-pull結(jié)構(gòu)，以及DDR4 POD ，還有RON 的數(shù)值由來(lái)，這些留給后面學(xué)習(xí)總結(jié)。