光通信方向FPGA該怎么學(xué)？

大俠好，歡迎來(lái)到FPGA技術(shù)江湖，江湖偌大，相見(jiàn)即是緣分。大俠可以關(guān)注FPGA技術(shù)江湖，在“闖蕩江湖”、"行俠仗義"欄里獲取其他感興趣的資源，或者一起煮酒言歡。“煮酒言歡”進(jìn)入IC技術(shù)圈，這里有近100個(gè)IC技術(shù)公眾號(hào)。

今天給大俠帶來(lái)在FPAG技術(shù)交流群里平時(shí)討論的問(wèn)題答疑合集（十六），以后還會(huì)多推出本系列，話不多說(shuō)，上貨。

Q：光通信方向FPGA該怎么學(xué)？

光通信方向，主要是做高速相干光通信和數(shù)字信號(hào)處理的，做一些高階通信編碼，概率整形之類的，之前都是離線在matlab上實(shí)現(xiàn)，現(xiàn)在要用FPGA做實(shí)時(shí)化，也自學(xué)了大半年的FPGA了，感覺(jué)啥也沒(méi)學(xué)，網(wǎng)上的信息又雜又亂，所以希望能得到一些學(xué)習(xí)建議和指導(dǎo)。

A：學(xué)習(xí)光通信方向的 FPGA 并實(shí)現(xiàn)從離線 Matlab 到實(shí)時(shí) FPGA 的轉(zhuǎn)變，需要一個(gè)系統(tǒng)的學(xué)習(xí)過(guò)程，以下是一些建議，僅供參考：

1. 鞏固基礎(chǔ)知識(shí)：

? 數(shù)字電路和數(shù)電知識(shí)：確保對(duì)數(shù)字電路的基本概念，如邏輯門、組合邏輯電路、時(shí)序邏輯電路等有深刻理解。能熟練分析和設(shè)計(jì)簡(jiǎn)單的數(shù)字電路，這是理解 FPGA 內(nèi)部邏輯結(jié)構(gòu)的基礎(chǔ)。例如，掌握如何通過(guò)邏輯門構(gòu)建加法器、計(jì)數(shù)器等電路。

? 硬件描述語(yǔ)言：精通 Verilog 或 VHDL 語(yǔ)言，不僅要掌握語(yǔ)法，更要理解其硬件思維方式，與軟件編程的順序執(zhí)行不同，硬件描述語(yǔ)言是并行執(zhí)行的。比如，用 Verilog 描述一個(gè)簡(jiǎn)單的狀態(tài)機(jī)，理解其并行執(zhí)行的特點(diǎn)。

2. 深入學(xué)習(xí) FPGA 原理與架構(gòu)：

? FPGA 內(nèi)部結(jié)構(gòu)：了解 FPGA 內(nèi)部的可編程邏輯單元、可編程連線和可編程 I/O 模塊等的工作原理和相互關(guān)系。清楚知道如何通過(guò)配置這些資源來(lái)實(shí)現(xiàn)特定的邏輯功能。

? FPGA 開發(fā)流程：熟悉從設(shè)計(jì)輸入、綜合、布局布線到生成配置文件的整個(gè)開發(fā)流程，以及每個(gè)環(huán)節(jié)的作用和常見(jiàn)工具的使用，如 Xilinx 的 Vivado、Altera 的 Quartus 等。

3. 掌握數(shù)字信號(hào)處理基礎(chǔ)：

? 信號(hào)與系統(tǒng)知識(shí)：復(fù)習(xí)信號(hào)與系統(tǒng)的基本理論，包括連續(xù)時(shí)間信號(hào)與離散時(shí)間信號(hào)、傅里葉變換、拉普拉斯變換等，這些是理解數(shù)字信號(hào)處理的基礎(chǔ)。

? 數(shù)字信號(hào)處理算法：深入學(xué)習(xí)數(shù)字信號(hào)處理中的常見(jiàn)算法，如濾波（FIR、IIR 濾波器）、FFT（快速傅里葉變換）、數(shù)字調(diào)制解調(diào)等，明白其原理和應(yīng)用場(chǎng)景。以 FIR 濾波器為例，要理解其系數(shù)設(shè)計(jì)、實(shí)現(xiàn)結(jié)構(gòu)和性能特點(diǎn)。

4. 結(jié)合光通信知識(shí)：

? 光通信原理：熟悉光通信的基本原理，包括光的調(diào)制、傳輸、接收等過(guò)程，了解相干光通信的特點(diǎn)和優(yōu)勢(shì)，以及高階通信編碼、概率整形等技術(shù)在光通信中的作用。

? 光通信協(xié)議：學(xué)習(xí)相關(guān)的光通信協(xié)議，如 SDH、SONET 等，掌握協(xié)議的幀結(jié)構(gòu)、數(shù)據(jù)格式和通信流程，以便在 FPGA 中實(shí)現(xiàn)對(duì)這些協(xié)議的處理。

5. 實(shí)踐項(xiàng)目鍛煉：

? 簡(jiǎn)單模塊實(shí)現(xiàn)：從實(shí)現(xiàn)一些簡(jiǎn)單的光通信相關(guān)模塊開始，如光信號(hào)的檢測(cè)與轉(zhuǎn)換模塊、低速光通信協(xié)議控制器（如 IIC、SPI 等），通過(guò)實(shí)踐加深對(duì) FPGA 開發(fā)的理解，掌握硬件實(shí)現(xiàn)的技巧。

? 復(fù)雜系統(tǒng)設(shè)計(jì)：逐步嘗試設(shè)計(jì)復(fù)雜的光通信系統(tǒng)，如包含高階通信編碼、概率整形功能的實(shí)時(shí)光通信系統(tǒng)，將數(shù)字信號(hào)處理算法和光通信技術(shù)融合在 FPGA 中實(shí)現(xiàn)，鍛煉系統(tǒng)級(jí)的設(shè)計(jì)和調(diào)試能力。

6. 優(yōu)化與調(diào)試技巧：

? 資源優(yōu)化：在設(shè)計(jì)過(guò)程中，學(xué)會(huì)優(yōu)化 FPGA 資源的使用，如減少邏輯資源的占用、合理使用存儲(chǔ)資源等，以提高系統(tǒng)的性能和效率。

? 調(diào)試方法：掌握 FPGA 的調(diào)試技巧，如使用示波器、邏輯分析儀等工具來(lái)觀察信號(hào)波形和時(shí)序，通過(guò)在線調(diào)試功能實(shí)時(shí)監(jiān)測(cè)和修改 FPGA 內(nèi)部的信號(hào)和狀態(tài)，快速定位和解決問(wèn)題。

7. 參考學(xué)習(xí)資源：

? 專業(yè)書籍：選擇一些經(jīng)典的 FPGA 設(shè)計(jì)和數(shù)字信號(hào)處理相關(guān)的書籍，如《FPGA 數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法》《數(shù)字信號(hào)處理——原理、算法與應(yīng)用》等，系統(tǒng)地學(xué)習(xí)理論知識(shí)。

? 在線課程：利用一些在線學(xué)習(xí)平臺(tái)提供的 FPGA 和光通信方向的課程，跟隨專業(yè)講師的講解和實(shí)踐指導(dǎo)進(jìn)行學(xué)習(xí)。

? 開源項(xiàng)目：參考一些開源的 FPGA 光通信項(xiàng)目，學(xué)習(xí)他人的設(shè)計(jì)思路和代碼實(shí)現(xiàn)，從中獲取經(jīng)驗(yàn)和啟發(fā)。

8. 持續(xù)學(xué)習(xí)與交流：

? 關(guān)注行業(yè)動(dòng)態(tài)：光通信技術(shù)和 FPGA 領(lǐng)域都在不斷發(fā)展，持續(xù)關(guān)注最新的研究成果、新技術(shù)和新產(chǎn)品，及時(shí)了解行業(yè)的發(fā)展趨勢(shì)，將新的知識(shí)和技術(shù)融入到自己的學(xué)習(xí)和實(shí)踐中。

? 加入技術(shù)社區(qū)：參與 FPGA 和光通信相關(guān)的技術(shù)論壇、社區(qū)或群組，與其他學(xué)習(xí)者和專業(yè)人士交流經(jīng)驗(yàn)、分享問(wèn)題和解決方案，拓寬自己的視野和思路。

Q：aurora的通信速率怎么計(jì)算？

A：一、基本概念

Aurora 是一種高速串行通信協(xié)議，常用于 FPGA 之間或 FPGA 與其他設(shè)備之間的數(shù)據(jù)傳輸。通信速率通常以比特每秒（bps）為單位。

二、計(jì)算公式

通信速率 = 線路速率（也稱為符號(hào)速率）× 每個(gè)符號(hào)所攜帶的比特?cái)?shù)。

1. 線路速率：取決于 Aurora 所使用的物理層技術(shù)和硬件設(shè)置。例如，如果使用特定的高速串行收發(fā)器，其線路速率可能由收發(fā)器的時(shí)鐘頻率和編碼方式?jīng)Q定。

2. 每個(gè)符號(hào)所攜帶的比特?cái)?shù)：由 Aurora 的編碼方案確定。常見(jiàn)的編碼方式如 8B/10B 編碼，每個(gè)符號(hào)攜帶 8 位有效數(shù)據(jù)和 2 位控制信息，所以每個(gè)符號(hào)攜帶的比特?cái)?shù)為 8。

三、舉例說(shuō)明

假設(shè) Aurora 使用的線路速率為 10 Gbps，采用 8B/10B 編碼方式。

則通信速率 = 10 Gbps × (8/10) = 8 Gbps。

四、影響因素

1. 硬件性能：包括收發(fā)器的質(zhì)量、時(shí)鐘穩(wěn)定性等，會(huì)影響實(shí)際的線路速率。

2. 編碼效率：不同的編碼方式會(huì)導(dǎo)致每個(gè)符號(hào)攜帶的比特?cái)?shù)不同，從而影響通信速率。

3. 傳輸距離：隨著傳輸距離的增加，信號(hào)可能會(huì)衰減，需要采取信號(hào)補(bǔ)償措施，這可能會(huì)降低通信速率。

總之，計(jì)算 Aurora 的通信速率需要考慮線路速率和編碼方式等因素，同時(shí)實(shí)際的通信速率還會(huì)受到硬件性能和傳輸環(huán)境等多種因素的影響。

Q：Verilog編碼問(wèn)題：如何在避免推斷出鎖存器的前提下實(shí)現(xiàn)期望的功能？

為了避免推斷出鎖存器，要在條件語(yǔ)句的所有分支上為每個(gè)變量賦值，那么就有下面的代碼：

  reg [7:0] next ;    always @(*)     begin      if (rst == 1) next = 0 ;      else next = next + 1;??  end

上面的語(yǔ)句實(shí)現(xiàn)了復(fù)位信號(hào)有效的時(shí)候next置0，無(wú)效的時(shí)候next自加1。修改所提出的功能，即復(fù)位信號(hào)有效的時(shí)候next保持，無(wú)效的時(shí)候next自加1，可以像下面這樣修改嗎：

if (rst == 1) next = next ;

這樣的話復(fù)位信號(hào)有效時(shí)這條支線就沒(méi)有了初值，這樣會(huì)產(chǎn)生鎖存器嗎？那進(jìn)一步的修改所提出的功能，在next初值為3的前提下，復(fù)位信號(hào)有效的時(shí)候next保持，無(wú)效的時(shí)候next自加1，又該如何修改原有的代碼呢？

感謝指教。

A：對(duì)于第一個(gè)問(wèn)題，if (rst == 1) next = next;這樣會(huì)產(chǎn)生鎖存器，因?yàn)楫?dāng)rst!= 1時(shí)才對(duì)next進(jìn)行自加 1 操作，而在rst == 1時(shí)沒(méi)有對(duì)所有情況進(jìn)行明確賦值，所以會(huì)推斷出鎖存器。

對(duì)于第二個(gè)問(wèn)題，在next初值為 3 的前提下，復(fù)位信號(hào)有效的時(shí)候next保持，無(wú)效的時(shí)候next自加 1，可以這樣修改代碼：

  reg [7:0] next;
  initial?    begin      next = 3;    end
??always?@(*)?    begin      if (rst == 1)        next = next;      else        next = next + 1;    end

在這種情況下，雖然在復(fù)位信號(hào)有效時(shí)沒(méi)有改變next的值，但由于明確了在復(fù)位信號(hào)無(wú)效時(shí)的操作，并且在初始化時(shí)給next賦了初值，所以不會(huì)推斷出鎖存器。但這種寫法在綜合時(shí)可能會(huì)有一些潛在的問(wèn)題，比如在實(shí)際硬件中可能會(huì)出現(xiàn)一些不可預(yù)測(cè)的行為。更好的寫法可以考慮使用case語(yǔ)句，確保對(duì)所有情況進(jìn)行了明確的賦值：

  reg [7:0] next;    initial?    begin      next = 3;    end
  always?@(*)?    begin      case (rst)        1'b1: next = next;        1'b0: next = next + 1;      endcase    end

今天先整理三個(gè)問(wèn)題答疑，后續(xù)還會(huì)持續(xù)推出本系列。