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文︱王樹一
《道德經(jīng)》里說“圖難于其易，為大于其細(xì)。天下難事，必作于易；天下大事必作于細(xì)?！逼鋵?shí)芯片也是這樣，要做大，先做小，這里的從小做起不僅是指器件建模、RTL描述或IP實(shí)現(xiàn)，還包括以真正的“芯?！苯M合來搭建大芯片。
在當(dāng)前先進(jìn)工藝開發(fā)的大型SoC中，根據(jù)主要功能劃分出計(jì)算、存儲(chǔ)、接口等不同模塊，每個(gè)模塊選擇最合適的工藝制造完成后，再通過封裝技術(shù)組合在一起，已經(jīng)成為了一種常見選擇。這種“硬核拼搭”的樂高積木式開發(fā)方法，可以有效化解集成度持續(xù)提高帶來的風(fēng)險(xiǎn)，例如良率面積限制、開發(fā)成本過高等問題，因而逐漸成為行業(yè)發(fā)展的熱點(diǎn)方向。
小芯片之間如何拼接，成為多晶片系統(tǒng)（Multi Die System）設(shè)計(jì)方法學(xué)實(shí)現(xiàn)的關(guān)鍵。在多晶片系統(tǒng)（Multi Die System）出現(xiàn)的早期，由于技術(shù)新穎，都是各廠商自己摸索，采用自有技術(shù)實(shí)現(xiàn)不同小芯片之間的連接。但各家都是自研接口技術(shù)，不僅重復(fù)開發(fā)工作繁重，而且也難以真正發(fā)揮多晶片系統(tǒng)（Multi Die System）的效力，如果能夠?qū)⑿玖５慕涌诩夹g(shù)標(biāo)準(zhǔn)化，則不僅可以加速推廣多晶片系統(tǒng)（Multi Die System）技術(shù)，減少重復(fù)開發(fā)工作量，也可以打破廠商界限，將不同供應(yīng)商的芯粒組合在一起，從而進(jìn)一步提高資源利用率和開發(fā)效率，最終圍繞芯粒建立一個(gè)大型的生態(tài)系統(tǒng)。
正當(dāng)其時(shí)的UCIe
近年來，已有不同的行業(yè)組織提出了適用于多晶片系統(tǒng)的芯粒間（Die-to-Die）互連技術(shù)規(guī)格，而通用芯?；ミB標(biāo)準(zhǔn)UCIe（Universal Chiplet Interconnect Express）在2022年3月發(fā)布，作為較晚出現(xiàn)的技術(shù)標(biāo)準(zhǔn)，UCIe不僅獲得了半導(dǎo)體生態(tài)鏈上各主要廠商的支持，也是到目前為止，技術(shù)規(guī)范定義最完整的一個(gè)標(biāo)準(zhǔn)。
圖片來源：新思科技
從UCIe聯(lián)盟公布的白皮書來看，UCIe 1.0標(biāo)準(zhǔn)支持即插即用，在協(xié)議層支持PCIe或CXL等成熟技術(shù)，也支持用戶自定義的流式傳輸，兼具普適性與靈活性；在協(xié)議上，UCIe定義了完整的芯粒間互連堆棧，確保了支持UCIe技術(shù)的芯粒相互之間的互操作性，這是實(shí)現(xiàn)多裸片系統(tǒng)的前提條件；雖然是為芯粒技術(shù)定制，但UCIe既支持封裝內(nèi)集成，也支持封裝間互連，可用于數(shù)據(jù)中心等大型系統(tǒng)設(shè)備間的互連組裝；對(duì)封裝內(nèi)互連，UCIe既支持成本優(yōu)先的普通封裝，也支持能效或性能優(yōu)先的立體封裝。總而言之，得到了半導(dǎo)體及應(yīng)用領(lǐng)域各環(huán)節(jié)核心廠商支持的UCIe，具備了成為普適技術(shù)的基礎(chǔ)。
不同封裝UCIe參數(shù)
UCIe規(guī)范概述
UCIe是一個(gè)三層協(xié)議。物理層負(fù)責(zé)電信號(hào)、時(shí)鐘、鏈路協(xié)商、邊帶等，芯粒適配器（Die-to-Die Adpater）層為提供鏈路狀態(tài)管理和參數(shù)控制，它可選地通過循環(huán)冗余校驗(yàn) (CRC) 和重試機(jī)制保證數(shù)據(jù)的可靠傳輸，UCIe接口通過這兩層與標(biāo)準(zhǔn)互連協(xié)議層相連。
其中，物理層是最底層，這一層是封裝介質(zhì)的電氣接口。它包括電氣模擬前端AFE、發(fā)射器、接收器以及邊帶信道，可實(shí)現(xiàn)兩個(gè)裸片間的參數(shù)交換和協(xié)商。該層還具備邏輯PHY，可實(shí)現(xiàn)鏈路初始化、訓(xùn)練和校準(zhǔn)算法，以及通道的測(cè)試和修復(fù)功能。
芯粒適配器層負(fù)責(zé)鏈路管理功能以及協(xié)議仲裁和協(xié)商。它包括基于循環(huán)冗余校驗(yàn) CRC 和重試機(jī)制，以及可選的糾錯(cuò)功能。
協(xié)議層可支持對(duì)一個(gè)或多個(gè) UCIe 支持協(xié)議的實(shí)現(xiàn)。這些協(xié)議基于流控單元（Flit），用戶可根據(jù)需要選擇PCIe/CXL協(xié)議，也可以根據(jù)應(yīng)用自定義流式傳輸協(xié)議。優(yōu)化的協(xié)議層可為用戶提供更高的效率和更低的延遲。
能否統(tǒng)一封裝內(nèi)互連技術(shù)？
芯粒間接口技術(shù)標(biāo)準(zhǔn)化，既可以為眾廠商提供技術(shù)發(fā)展路線圖做參考，又可以讓不同廠商生產(chǎn)的符合標(biāo)準(zhǔn)的芯粒自由組合，打破良率尺寸限制，建立起基于先進(jìn)封裝技術(shù)的SoC開發(fā)新生態(tài)。
在當(dāng)前已有的協(xié)議中，UCIe在協(xié)議完整性、支持廠商等方面都具有優(yōu)勢(shì)，也具備進(jìn)一步的發(fā)展空間，例如支持更高的數(shù)據(jù)速率和3D封裝等，只不過由于UCIe技術(shù)相對(duì)較新，要成功推廣，還需要產(chǎn)業(yè)鏈上核心廠商在IP、工具和制造等方面提供足夠的支持。
例如，新思科技就已經(jīng)推出了完整的UCIe設(shè)計(jì)解決方案，包括PHY、控制器和驗(yàn)證IP（VIP）：
PHY──支持標(biāo)準(zhǔn)和高級(jí)封裝選項(xiàng)，可采用先進(jìn)的FinFET工藝，獲得高帶寬、低功耗和低延遲的裸片間連接。
控制器IP──支持PCIe、CXL和其它廣泛應(yīng)用的協(xié)議，用于延遲優(yōu)化的片上網(wǎng)絡(luò)（NoC）間連接及流協(xié)議；例如與CXS接口和AXI接口的橋接。
VIP──支持全棧各層的待測(cè)設(shè)計(jì)（DUT）；包括帶有/不帶有PCIe/CXL協(xié)議棧的測(cè)試平臺(tái)接口、用于邊帶服務(wù)請(qǐng)求的應(yīng)用編程接口（API），以及用于流量生成的API。協(xié)議檢查和功能覆蓋位于每個(gè)堆棧層和信令接口，實(shí)現(xiàn)了可擴(kuò)展的架構(gòu)和新思科技定義的互操作性測(cè)試套件。
新思科技的解決方案不僅帶來了穩(wěn)健、可靠的芯粒間連接，并具有可測(cè)試性功能，可用于已知良好的裸片，和用于糾錯(cuò)的CRC或奇偶校驗(yàn)。它將使芯片設(shè)計(jì)企業(yè)能夠在芯粒間建立無縫互連，實(shí)現(xiàn)最低的延遲和最高的能效。
從UCIe的命名來看，UCIe聯(lián)盟頗有將UCIe技術(shù)發(fā)展成PCIe或者USB的雄心，而歷史經(jīng)驗(yàn)表明，只要技術(shù)標(biāo)準(zhǔn)足夠開放互利，再有成熟的產(chǎn)業(yè)鏈支撐，就有機(jī)會(huì)統(tǒng)一市場(chǎng)。
