ALD

學(xué)員問：ALD（原子層沉積），ALE（原子層刻蝕）與傳統(tǒng)的沉積，刻蝕技術(shù)相比，有什么優(yōu)勢(shì)？如上圖，先說第一行，第一行是傳統(tǒng)鍍膜與ALD效果的對(duì)比，傳統(tǒng)薄膜沉積方法如 PECVD 或 PVD等，在高深寬比結(jié)構(gòu)中，由于氣體進(jìn)出受到了物理限制，側(cè)壁和底部區(qū)域的沉積速率不同。

隨著集成電路制造不斷向更先進(jìn)工藝發(fā)展，單位面積集成的電路規(guī)模不斷擴(kuò)大， 芯片內(nèi)部立體結(jié)構(gòu)日趨復(fù)雜，所需要的薄膜層數(shù)越來越多，對(duì)絕緣介質(zhì)薄膜、導(dǎo)電金屬薄膜的材料種類和性能參數(shù)不斷提出新的要求。在 90nm CMOS 工藝，大約需要 40 道薄膜沉積工序。在 3nmFinFET 工藝產(chǎn)線，需要超過 100 道薄膜沉積工序，涉及的薄膜材料由 6 種增加到近 20 種，對(duì)于薄膜顆粒的要求也由微米級(jí)提高到納

美日荷相繼加大對(duì)華半導(dǎo)體設(shè)備出口限制，國(guó)產(chǎn)替代迫在眉睫。盡管中國(guó)是全球最大半導(dǎo)體消費(fèi)市場(chǎng)，但本土化缺口明顯，2023 年芯片自產(chǎn)率僅 20%、半導(dǎo)體設(shè)備國(guó)產(chǎn)化率為 35%、高端刻蝕機(jī)等關(guān)鍵領(lǐng)域國(guó)產(chǎn)化率不足 10%。隨著國(guó)產(chǎn)晶圓廠的逆勢(shì)擴(kuò)張、海外制裁趨緊，本土半導(dǎo)體設(shè)備廠商有望擴(kuò)大份額，預(yù)計(jì)2025年國(guó)產(chǎn)化率將達(dá)50%。 前面文章我們分析了國(guó)產(chǎn)半導(dǎo)體設(shè)備龍頭之一的中微公司，今天我們繼續(xù)深入研究半導(dǎo)體

晶圓制造設(shè)備從類別上講可以分為刻蝕、光刻、薄膜沉積、檢測(cè)、涂膠顯影等十多類，其合計(jì)投資總額通常占整個(gè)晶圓廠投資總額的 75%左右，其中刻蝕設(shè)備、光刻設(shè)備、薄膜沉積設(shè)備是集成電路前道生產(chǎn)工藝中最重要的三類設(shè)備。 根據(jù)Gartner統(tǒng)計(jì)的數(shù)據(jù)，2013年至2023年，半導(dǎo)體前道設(shè)備中，干法刻蝕設(shè)備市場(chǎng)年均增速超過15%，化學(xué)薄膜設(shè)備市場(chǎng)年均增速超過14%，這兩類設(shè)備增速遠(yuǎn)高于其他種類的設(shè)備。 圖|20

今天我們對(duì)話的這位專家是來自華東理工大學(xué)化工學(xué)院的莊黎偉教授，他在原子層沉積工藝中進(jìn)行了非常多的探索，今天我們就請(qǐng)莊教授和我們一起來聊聊他所從事的事情，請(qǐng)莊教授和大家打個(gè)招呼。