394
文︱王樹一
圖︱除注明外均來自芯華章
驗證調試是辛苦活兒。除錯（debug）要先找出錯誤，但錯誤通常只在特定場景下才能復現(xiàn)，當工藝演進到5納米及以下，超大芯片集成度動輒超過百億晶體管時，遍歷各種場景來把錯誤都揪出來就越來越難，所以驗證工程師經常面臨兩個直擊靈魂的問題：第一個是“什么時候能驗完？”第二個是“芯片還有沒有bug（錯誤）？”
這兩個問題都不好回答，驗證任務量指數(shù)型增長，但留給驗證的時間并沒有得到相應的增長，芯片開發(fā)節(jié)奏仍是以十八個月到兩年左右為期。而芯片還有沒有bug更難以回答，用中興微電子有線系統(tǒng)部部長賀志強的話來說就是：驗證芯片沒有bug是證偽的過程，驗證團隊只能證明一顆芯片里存在（或存在過）bug，而不能證明一顆芯片沒有bug。
從芯片技術發(fā)展歷史來看，驗證工作在整個芯片開發(fā)過程中的重要性與日俱增。據(jù)芯華章首席市場戰(zhàn)略官謝仲輝介紹，芯片設計早期并沒有專職驗證工程師，設計中的大部分仿真驗證工作都是由設計工程師或邏輯工程師來完成。但隨著芯片規(guī)模不斷增加，靠設計工程師兼顧難以應對芯片驗證調試工作量，于是專職驗證工程師開始出現(xiàn)，并有了專門用于驗證加速的硬件仿真設備。而今，在單塊芯片集成百億甚至千億晶體管的時代，驗證調試工作量已經遠遠超過設計工作量，驗證成本占大型芯片開發(fā)成本的比例高達60%至80%，在典型的大規(guī)模處理器開發(fā)時，驗證工程師與設計工程師比例可以達到5:1。
圖一、驗證成本高漲
來源：Wilson研究集團及Axiomise 2020年
而且對開發(fā)總成本在數(shù)千萬到數(shù)億美元的大規(guī)模芯片而言，容錯空間更小了。在低成本時代，一款芯片數(shù)次改版之后才量產并不少見，但現(xiàn)在的巨型芯片，工程費用高達數(shù)千萬到上億美元，可能要消耗上千工程師年才能流片，一旦有致命錯誤需要改版來迭代，那就往往意味著失去了上市時間窗口。
因此，雖然在流片之前查清所有bug并不現(xiàn)實，但驗證調試工作還是需要用足夠高的覆蓋率來實現(xiàn)最小流片次數(shù)，比如一次流片即可量產。覆蓋率高意味著工作量大，加人是加快驗證工作的直接解決方法，不過在驗證與設計比例已經很高的當下，再增加驗證工程師人數(shù)并不一定能明顯提高驗證工作的效率，因而從驗證調試工具和驗證方法學入手，通過仿真驗證的技術創(chuàng)新來滿足超大芯片開發(fā)對驗證工作的要求，就成了唯一的途徑。
在介紹新產品之前，芯華章研發(fā)副總裁林揚淳，總結了當前驗證調試工具存在的一些亟待解決的問題。在筆者看來，主要有如下三點：
首先，傳統(tǒng)驗證調試工具以功能實現(xiàn)為主，較少考慮工程師經驗的傳承與積累，工具智能化程度不夠，各企業(yè)主要以增長的核對清單（check list）來實現(xiàn)經驗傳承。在人工智能時代，利用機器學習與云計算來更好地實現(xiàn)工程師經驗傳承，讓普通工程師可以利用工具來快速上手復雜芯片驗證調試與開發(fā)，是一個迫切需要EDA廠商探索的方向。
其次，在傳統(tǒng)開發(fā)、驗證、調試流程中，各工具之間的互連互通性差。不同EDA廠商的工具之間存在兼容性問題，即使同一廠商的工具，不同驗證、測試手段也有兼容性問題。數(shù)據(jù)碎片化與結果兼容性差，易導致兩個情況，一個是不同環(huán)節(jié)銜接時需要很多重復性工作，一個是銜接過程中可能會遺漏某些bug。
第三，傳統(tǒng)工具對于驗證調試的效率提升還存在瓶頸。如前所述，復雜大芯片開發(fā)中驗證與設計人數(shù)比例已經非常高，再增加人手對于驗證效率提升的效果有限，因而需要從底層架構上突破傳統(tǒng)方法對“機器力”的束縛，從而真正打開驗證調試效率提升通道。
傳統(tǒng)驗證調試工具，由于歷史包袱重，性能提升緩慢，越來越難滿足超大芯片開發(fā)對驗證效率和覆蓋率的要求。對此，芯華章工程人員表示，革新已難以有效改善驗證效率，必須來一場技術革命，才能打破當前驗證調試面臨的瓶頸。那么，芯華章的新產品昭曉（Fusion Debug）調試解決方案，能夠解決上述問題嗎？
謝仲輝給了正面答復，他表示，作為后來者，雖然綜合實力上與國際巨頭仍有差距，但芯華章也有后來者的優(yōu)勢。因為沒有歷史包袱，所以芯華章可以從底層構建一套適應當前與未來芯片開發(fā)需求的技術底座，以高壓縮比、高性能、統(tǒng)一且開放的數(shù)據(jù)格式為基礎，打通開發(fā)驗證不同環(huán)節(jié)銜接時的隔閡，充分吸收EDA驗證調試的歷史經驗，充分利用當前成熟的機器學習與云計算技術，打造了一款集成了各種先進技術，具備創(chuàng)新、易用和高性能的特點，而且提供開放的API接口，該工具既可獨立使用，還可以配合智V驗證平臺的所有產品混合使用，體現(xiàn)出融合的真諦。
圖二、芯華章昭曉Fusion Debug特點
“從一開始，芯華章就秉持了跨平臺開發(fā)理念，我們從共性技術開始構建，再賦能到具體產品線，”謝仲輝說，開放是芯華章產品的基因，希望芯片開發(fā)生態(tài)伙伴都能享受到芯華章的技術紅利，“不僅是波形數(shù)據(jù)庫，包括電路邏輯數(shù)據(jù)庫、覆蓋率數(shù)據(jù)庫我們都提供了開放的API接口，芯華章EDA 2.0的理念就是通過開放的標準接口共建生態(tài)，將驗證、調試、設計各環(huán)節(jié)的工具打通，發(fā)揮一加一大于二的效益，這是我們能做到后發(fā)先至的一個原因。”
如前所述，數(shù)據(jù)格式不通用是當前設計、驗證、調試的一大痛點。芯華章的統(tǒng)一數(shù)據(jù)式如下圖所示，其中XCDB存儲了設計中 HDL信息，XNDB記錄了設計分析的網(wǎng)表， XEDB壓縮存儲了信號波形，XCovDB則記錄了覆蓋率。所有芯華章的產品，都能夠讀寫共享數(shù)據(jù)庫，因此避免了耗時又容易出錯的數(shù)據(jù)傳輸。同時也提供了公開、標準的API，以提升不同廠商之間的產品相容性。例如，XCDB API不僅效率高，更大大地提升了不同產品之間的波形共享。
圖三、芯華章昭曉Fusion Debug特點
波形數(shù)據(jù)由于體積較大，因而其對壓縮率和讀寫速度的要求很高，芯華章XEDB數(shù)據(jù)格式的壓縮率如下圖所示。
圖四、XEDB數(shù)據(jù)格式壓縮率測試
XEDB數(shù)據(jù)格式的性能表現(xiàn)如下圖所示。
圖五、分布式XEDB性能測試
林揚淳在其發(fā)言的最后，強調工具智能化的重要性，他表示，調試在整個驗證過程中最耗時，也最勞心勞力，因為它著實需要經驗，需要智慧，這正是機器學習的用武之地。在回歸調試、異常監(jiān)測、智能診斷等多個常見的調試場景中，機器學習都有很好的發(fā)揮空間，而機器學習的基礎是要有海量的資料，芯華章的通用數(shù)據(jù)庫無疑將是驗證工具機器學習實施的理想平臺。林揚淳說：“展望未來，我們深信Fusion Debug是驗證調試的最佳選擇”。
