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2019 年臺(tái)積電營收 346.3 億美元，凈利 111.8 億美元，凈利率高達(dá) 32%。
2019 年臺(tái)積電晶圓出貨量達(dá) 1010 萬片 12 英寸晶圓約當(dāng)量，2018 年為 1080 萬片 12 寸晶圓約當(dāng)量；2019 年先進(jìn)制程技術(shù)（16/12/10/7 納米）的銷售金額占整體晶圓銷售金額的 50%，高于 2018 年的 41%；2019 年在全球代工領(lǐng)域市場占有率達(dá) 52%，高于 2018 年的 51%。
2019 年提供 272 種不同的制程技術(shù)，為 499 個(gè)客戶生產(chǎn)了 10761 種不同的芯片，應(yīng)用范圍包括整個(gè)電子應(yīng)用產(chǎn)業(yè)，如個(gè)人電腦與其周邊產(chǎn)品、信息應(yīng)用產(chǎn)品、有線與無線通訊系統(tǒng)產(chǎn)品、服務(wù)器與數(shù)據(jù)中心、汽車與工業(yè)以及包括數(shù)字電視、游戲機(jī)、數(shù)碼相機(jī)等消費(fèi)性電子、物聯(lián)網(wǎng)及穿戴式設(shè)備等。
根據(jù)臺(tái)積電方面的透露，目前臺(tái)積電 5 納米制程已經(jīng)準(zhǔn)備完成，隨時(shí)可以進(jìn)入到量產(chǎn)當(dāng)中。在 5 納米客戶上，臺(tái)積電目前幾乎囊括了所有對(duì)于 5 納米有需求的客戶，包括蘋果（Apple）、高通（Qualcomm）、海思（Hisilicon）、超微半導(dǎo)體（AMD）、聯(lián)發(fā)科（MTK）等公司。3 納米技術(shù)繼續(xù)使用 FinFET 晶體管結(jié)構(gòu)，將于 2021 年試產(chǎn)，2022 年量產(chǎn)；2019 年已經(jīng)投入 2 納米研發(fā)，預(yù)計(jì)將于 2024 年投產(chǎn)。
臺(tái)積電真是越來越可怕，已經(jīng)成為晶圓代工市場的巨無霸。下面芯思想研究院從三個(gè)方面解析臺(tái)積電。
大手筆研發(fā)投入，助力技術(shù)領(lǐng)先
2000 年研發(fā)費(fèi)用首次超過 1 億美元，2007 年研發(fā)費(fèi)用首次突破 5 億美元，2011 年研發(fā)費(fèi)用首次突破 10 億美元，2015 年研發(fā)費(fèi)用首次突破 20 億美元；2019 年研發(fā)費(fèi)用為 29.6 億美元，接近 30 億美元。從 2000 年到 2019 年研發(fā)費(fèi)用合計(jì)達(dá) 240 億美元，而從 2015 年到 2019 年的研發(fā)費(fèi)用合計(jì) 128 億美元，超過前 15 年的研發(fā)費(fèi)用總和。大手筆研發(fā)投入帶來的是技術(shù)的領(lǐng)先。
2018 年臺(tái)積電的財(cái)報(bào)中有一句話：成功地量產(chǎn) 7 納米（N7）制程，并領(lǐng)先其他同業(yè)至少一年。2019 年 6 月臺(tái)積電成功量產(chǎn) 7 納米加強(qiáng)版（N7+），這是業(yè)界首個(gè)商用極紫外光（EUV）制程。
此舉意義重大。這是臺(tái)積電歷史上第一次在一個(gè)重要技術(shù)節(jié)點(diǎn)，領(lǐng)先群雄。根據(jù)英特爾的技術(shù)路線圖，EUV 要到 20201 年才會(huì)導(dǎo)入，這表明臺(tái)積電領(lǐng)先英特爾至少兩年。在 FinFET 工藝之爭中，英特爾于 2011 年成功推出 22 納米 Tri-Gate 技術(shù)，臺(tái)積電直到 2015 年才推出 16 納米 FinFET 工藝，整整晚了四年。
臺(tái)積電自 1987 年透過轉(zhuǎn)讓中國臺(tái)灣工業(yè)技術(shù)研究院的 2 微米和 3.5 微米工藝技術(shù)創(chuàng)立公司，一直秉持“內(nèi)部研發(fā)”戰(zhàn)略，并在當(dāng)年為飛利浦定制了 3.0 微米工藝技術(shù)；1988 年，剛剛一歲的臺(tái)積電就自研了 1.5 微米工藝技術(shù)；1999 年發(fā)布了世界上第一個(gè) 0.18 微米低功耗工藝技術(shù)；2003 年推出了當(dāng)時(shí)業(yè)界領(lǐng)先的 0.13 微米低介質(zhì)銅導(dǎo)線邏輯制程技術(shù)；2004 年全球首家采用浸沒式光刻工藝生產(chǎn) 90 納米芯片；2006 年量產(chǎn) 65 納米工藝技術(shù)；2008 年量產(chǎn) 40 納米工藝技術(shù)；2011 年全球首家推出 28 納米通用工藝技術(shù)；2014 年全球首家量產(chǎn) 20 納米工藝技術(shù)。
臺(tái)積電在開始 20 納米制程研發(fā)時(shí)，就瞄準(zhǔn)布局 FinFET，2012 年完成 16 納米制程的定義，迅速且順利地完成測試芯片的產(chǎn)品設(shè)計(jì)定案，并在以 FinFET 架構(gòu)為基礎(chǔ)的靜態(tài)隨機(jī)存取存儲(chǔ)器單位元（SRAM Bit Cell）上展現(xiàn)功能性良率；并在 2014 年開始風(fēng)險(xiǎn)生產(chǎn) 16FF+工藝，2015 年就順利量產(chǎn)；2016 年采用多重曝光的 10 納米工藝也迅速進(jìn)入量產(chǎn)，量產(chǎn)速度較之前的制程更快。
臺(tái)積電的 7 納米是 10 納米的縮小版（shrink），后部金屬工藝技術(shù)基本兼容，整體密度和性能改進(jìn)不多。采用 DUV 加浸沒式（immersion）和多重圖案（multiple patterning）方案的 7 納米于 2017 年 4 月開始風(fēng)險(xiǎn)生產(chǎn)，，2018 年第三季開始貢獻(xiàn)營收，在 2018 年有 40 多個(gè)客戶產(chǎn)品流片，2019 年有 100 多個(gè)新產(chǎn)品流片。與 10 納米 FinFET 工藝相比，7 納米 FinFET 具有 1.6 倍邏輯密度，約 20%的速度提升和約 40%的功耗降低。有兩個(gè)工藝制程可選，一是針對(duì) AP（N7P），二是針對(duì) HPC（N7HP）。聯(lián)發(fā)科天璣 1000、蘋果 A13 和高通驍龍 865 都是采用 N7P 工藝。
臺(tái)積電第一個(gè)使用極紫外光（EUV）方案的工藝是 7 納米加強(qiáng)版（N7+）。N7+于 2018 年 8 月進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段，2019 年第三季開始量產(chǎn)，N7+的邏輯密度比 N7 提高 15%至 20%，同時(shí)降低功耗。
7 納米之后是 6 納米（N6）。2019 年 4 月份推出的 6 納米是 7 納米的（shrink），設(shè)計(jì)規(guī)則與 N7 完全兼容，使其全面的設(shè)計(jì)生態(tài)系統(tǒng)得以重復(fù)使用，且加速客戶產(chǎn)品上市時(shí)間，但 N6 的邏輯密度比 N7 高出 18%的。N6 將在 2020 年第一季風(fēng)險(xiǎn)試產(chǎn)，第三季實(shí)現(xiàn)量產(chǎn)。
7 納米之后的全節(jié)點(diǎn)提升的工藝是 5 納米（N5）。5 納米完全采用極紫外光（EUV）方案，于 2019 年 3 月進(jìn)入風(fēng)險(xiǎn)生產(chǎn)階段，預(yù)期 2020 年第二季拉高產(chǎn)能并進(jìn)入量產(chǎn)。主力生產(chǎn)工廠是 Fab 18。與 7 納米制程相較，但 5 納米從前到后都是全新的節(jié)點(diǎn)，邏輯密度是之前 7 納米的 1.8 倍，SRAM 密度是 7 納米的 1.35 倍，可以帶來 15%的性能提升，以及 30%的功耗降低。5 納米的另一個(gè)工藝是 N5P，預(yù)計(jì) 2020 年第一季開始試產(chǎn)，2021 年進(jìn)入量產(chǎn)。與 5nm 制程相較在同一功耗下可再提升 7%運(yùn)算效能，或在同一運(yùn)算效能下可再降低 15%功耗。
5 納米之后的全節(jié)點(diǎn)提升的工藝是 3 納米，臺(tái)積電表示正在研發(fā)中，雖然制程細(xì)節(jié) 2020 年 4 月將見分曉。但根據(jù)一些細(xì)節(jié)發(fā)現(xiàn)，臺(tái)積電 3 納米工藝?yán)^續(xù)采用 FinFET 工藝，晶體管密度達(dá)到每平方毫米 2.5 億個(gè)（250MTr/mm2），相對(duì)于 5 納米來說，晶體管密度提升達(dá) 1.5 倍，性能提升 7%，能耗減少 15%。
而 2 納米，臺(tái)積電表示已經(jīng)于 2019 年領(lǐng)先半導(dǎo)體產(chǎn)業(yè)進(jìn)行制程技術(shù)的研發(fā)，并將著重于改善極紫外光（EUV）技術(shù)的質(zhì)量與成本。
大規(guī)模資本支出，擴(kuò)大產(chǎn)能
日前，臺(tái)積電宣布，2020 年的資本支出將在 150-160 億美元之間，這將成為臺(tái)積電資本支出最大的一年。
2000 年資本支出首次超過 10 億美元，2010 年資本支出首次超過 50 億美元，2016 年資本支出首次超過 100 億美元。從 2000 年到 2019 年資本支出合計(jì)達(dá) 1150 億美元，而從 2016 年到 2019 年的資本支出是 464 億美元，占近 20 年資本支出總和的 40%。大規(guī)模資本支出帶來的是龐大的產(chǎn)能支持。
截至 2019 年底，臺(tái)積電全球有五座 12 英寸晶圓廠（新竹 FAB12、臺(tái)南 FAB14、臺(tái)中 FAB15、南京 FAB16、臺(tái)南 FAB18）、六座 8 英寸晶圓廠（新竹 FAB3、新竹 FAB5、新竹 FAB6、新竹 FAB8、上海 FAB10、美國 FAB11）和一座 6 英寸晶圓廠（新竹 FAB2），年產(chǎn)能超過 1200 萬片 12 英寸晶圓約當(dāng)量。?
我們下面來了解一下臺(tái)積電的 FinFET 產(chǎn)能建置情況。
臺(tái)積電最早生產(chǎn) FinFET 始于 2014 年，目前 FinFET 工藝有 5 個(gè)基地，分別是位于中國臺(tái)灣新竹的 FAB12、中國臺(tái)灣臺(tái)南的 FAB14 和 FAB18、中國臺(tái)灣臺(tái)中的 FAB15 和江蘇南京的 FAB16。各工藝節(jié)點(diǎn)的布局是，16/12 納米由 FAB14 和 FAB16 負(fù)責(zé)生產(chǎn)，合計(jì)月產(chǎn)能約 15 萬片；7 納米由 FAB15 負(fù)責(zé)生產(chǎn)，合計(jì)月產(chǎn)能約 15 萬片；5 納米主要在 FAB18 生產(chǎn)，目前 FAB18 P1/P2 的建置產(chǎn)能達(dá) 10 萬片。
當(dāng)然 FAB12 是臺(tái)積電的研發(fā)基地，各工藝節(jié)點(diǎn)的產(chǎn)能都可以協(xié)調(diào)。如此算來，臺(tái)積電的 FinFET 月產(chǎn)能總計(jì)不下于 40 萬片 12 英寸晶圓。相較三星的月產(chǎn)能 25 萬片 12 英寸晶多 60%
關(guān)于 3 納米產(chǎn)能建置情況，因疫情導(dǎo)致物流延遲，相關(guān)關(guān)鍵設(shè)備無法如期交貨，裝機(jī)人員也受到境外人士不能抵臺(tái)等限制，無法如期裝機(jī)。臺(tái)媒報(bào)道稱，F(xiàn)AB12B 工廠 3 納米試產(chǎn)線裝機(jī)從 6 月延至 10 月，F(xiàn)AB18 工廠 3 納米試產(chǎn)線裝機(jī)從 10 月也將延遲 1 個(gè)季度。臺(tái)積電原訂今年底提前試產(chǎn) 3nm 制程計(jì)劃，將延至明年初才會(huì)試產(chǎn)，但應(yīng)會(huì)如原先預(yù)定在 2022 年量產(chǎn)。
至于在 3 納米工藝上的資金投入更是天文數(shù)字，據(jù)稱研發(fā)和建線已投入約 500 億美元，僅建廠一項(xiàng)就在 200 億美元。3 納米產(chǎn)線將于 2020 年動(dòng)工，在新竹寶山興，建預(yù)計(jì)投資超過新臺(tái)幣 6000 億元興建 3 納米寶山廠，最快 2022 年底量產(chǎn)。
還有就是從 2010 年開始，臺(tái)積電從 ASML 購得第一臺(tái) EUV（第一代 EUV 機(jī)型 NXE:3100）至今，臺(tái)積電擁有超過 30 臺(tái) EUV 光刻機(jī)，約占全球 EUV 光刻機(jī)總出貨量的一半。這也是臺(tái)積電產(chǎn)能保障的一部分。
布局高端封裝，形成客戶粘性
2008 年開始先進(jìn)封裝布局。首先成立集成互連與封裝技術(shù)整合部門，2009 年開始戰(zhàn)略布局三維集成電路（3D IC）系統(tǒng)整合平臺(tái)。在新竹、臺(tái)南、桃園、臺(tái)中建有四座先進(jìn)封測廠。
目前，臺(tái)積電先進(jìn)封裝技術(shù) WLSI（Wafer-Level-System-Integration）平臺(tái)包括既有的 CoWoS 封裝、InFO 封裝，以及針對(duì)物聯(lián)網(wǎng)芯片的晶圓級(jí)封裝（WLCSP），還將于 2021 年推出系統(tǒng)級(jí)整合芯片（SoIC，System-on-integrated-chips）封裝技術(shù)，陣容更加齊整、堅(jiān)強(qiáng)。
1、CoWoS
CoWoS 主要針對(duì)高性能計(jì)算（High Performance Computing，HPC）市場。
2011 年推出 2.5D Interposer 技術(shù) CoWoS（Chip on Wafer on Substrate，晶圓基底封裝）。張忠謀在第三季法說會(huì)上放言，臺(tái)積電要進(jìn)軍封裝領(lǐng)域。此舉震撼半導(dǎo)體業(yè)界，特別是封裝業(yè)界。第一代 CoWoS 采用 65 納米工藝，線寬可以達(dá)到 0.25μm，實(shí)現(xiàn) 4 層布線，為 FPGA、GPU 等高性能產(chǎn)品的集成提供解決方案。到 2013 年量產(chǎn)時(shí)，可編程邏輯門陣列供應(yīng)賽靈思（Xilinx）型號(hào)為“Virtex-7 2000T FPGA”的 28 納米產(chǎn)品是最具代表性的 CoWoS 產(chǎn)品之一。目前 CoWoS 已經(jīng)獲得賽靈思（Xilinx）、英偉達(dá)（nVIDIA）、超微半導(dǎo)體（AMD）、富士通（Fujitsu）谷歌（Google）、華為海思（HiSilicon）等高端 HPC 芯片訂單。?
2019 年第三季 CoWoS 技術(shù)目前已經(jīng)擴(kuò)展至 7 納米，能夠在尺寸達(dá)二倍光罩大小的硅基板（Silicon Interposer）上異質(zhì)整合多顆 7 納米系統(tǒng)單晶片與第二代高頻寬存儲(chǔ)器（High Bandwidth Memory 2，HBM2）。
值得注意的是，在 VLSI Symposium 會(huì)上，臺(tái)積電展示了自己為高性能計(jì)算平臺(tái)設(shè)計(jì)的一顆名為“This”小芯片（Chiplet），采用 7 納米工藝，面積大小僅僅 27.28 平方毫米（4.4x6.2mm），采用 CoWos 封裝技術(shù)，雙芯片結(jié)構(gòu)，其一內(nèi)建 4 個(gè) Cortex A72 核心，另一內(nèi)建 6MiB 三級(jí)緩存。This 的標(biāo)稱最高主頻為 4GHz，實(shí)測達(dá)到了 4.2GHz（1.375V）。同時(shí)，臺(tái)積電還開發(fā)了稱之為 LIPINCON 互連技術(shù)，信號(hào)數(shù)據(jù)速率 8 GT/s。
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2、InFO
InFO 技術(shù)成功應(yīng)用于追求高性價(jià)比的移動(dòng)通訊市場，AP 產(chǎn)品是其主要客戶。
2016 年臺(tái)積電推出的 InFO 技術(shù)是最具代表性的扇出封裝技術(shù)，InFO 帶動(dòng)了整個(gè)業(yè)界研發(fā)三維扇出堆疊技術(shù)的熱潮。?
InFO 是將 CoWoS 結(jié)構(gòu)盡量簡化，最后出來一個(gè)無須硅中介層的精簡設(shè)計(jì)，可以讓芯片與芯片之間直接連結(jié)，減少厚度，成本也相對(duì)較 CoWoS 低廉，但又能夠有良好的表現(xiàn)，適用于追求性價(jià)比的移動(dòng)通信領(lǐng)域，在手機(jī)處理器封裝中，減低 30%的厚度，騰出寶貴的手機(jī)空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝，首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺(tái)積電獨(dú)占蘋果 A 系列處理器訂單的關(guān)鍵。?
圖 1?臺(tái)積電 InFO 技術(shù)
?（圖片來源：C. F. Tseng et al., ECTC 2016, pp 1）
圖 1 展示了臺(tái)積電 InFO 技術(shù)，通過將芯片埋入模塑料，以銅柱實(shí)現(xiàn)三維封裝互連。InFO 技術(shù)為蘋果 A10、A11、A12 處理器和存儲(chǔ)器的 PoP 封裝提供了新的封裝方案，拓展了 WL-FO 的應(yīng)用，讓 Fan-Out 技術(shù)成為行業(yè)熱點(diǎn)。
臺(tái)積電 InFO 技術(shù)的成功得益于強(qiáng)大的研發(fā)能力和商業(yè)合作模式。推出 InFO 技術(shù)，是為了提供 AP 制造和封裝整體解決方案，即使在最初良率很低的情況下，臺(tái)積電也能持續(xù)進(jìn)行良率提升，這對(duì)封測廠來說是不可能的。
InFO 技術(shù)的巨大成功推動(dòng)制造業(yè)、封測業(yè)以及基板企業(yè)投入了大量人力物力開展三維扇出技術(shù)的創(chuàng)新研發(fā)。業(yè)界也發(fā)現(xiàn)，很多原本需要 2.5D TSV 轉(zhuǎn)接板封裝可以通過三維扇出來完成，解決了 TSV 轉(zhuǎn)接板成本太高，工藝太復(fù)雜的問題。
根據(jù)不同產(chǎn)品類別，臺(tái)積電的 InFO 技術(shù)發(fā)展也將隨之進(jìn)行調(diào)整，推出適用于 HPC（High?Performance?Computer）高效能運(yùn)算電腦的 InFO-oS（InFO?on substrate）、服務(wù)器及存儲(chǔ)器的（InFO Packageon-Package，InFO-PoP），以及 5G 通訊天線封裝方面的 InFO-AiP（InFO?Antennas in Packag）。
InFO-oS
2018 年臺(tái)積電推出 InFO_oS 技術(shù)用于并排封裝兩個(gè)芯片，芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁邊帶有 HBM（高帶寬內(nèi)存）。
3、SoIC
臺(tái)積電表示，SoIC 是一種創(chuàng)新的多芯片堆疊技術(shù)，是一種將帶有 TSV 的芯片通過無凸點(diǎn)混合鍵合實(shí)現(xiàn)三維堆疊，可以交多個(gè)小芯片（Chiplet）整合成一個(gè)面積更小和輪廓更薄的系統(tǒng)單芯片。透過此項(xiàng)技術(shù)，7 納米、5 納米甚至 3 納米的先進(jìn)系統(tǒng)單芯片能夠與多階層、多功能芯片整合，可實(shí)現(xiàn)高速、高頻、低功耗、高間距密度、最小占用空間的異質(zhì)三維集成電路。
SoIC 技術(shù)的出現(xiàn)表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。這意味著 SoIC 技術(shù)可望進(jìn)一步突破單一芯片運(yùn)行效能，更可以持續(xù)維持摩爾定律。
據(jù)悉 SoIC 根植于臺(tái)積電的 CoWoS 與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC 特別倚重于 CoW（Chip-on-wafer）設(shè)計(jì)，如此一來，對(duì)于芯片業(yè)者來說，采用的 IP 都已經(jīng)認(rèn)證過一輪，生產(chǎn)上可以更成熟，良率也可以提升，也可以導(dǎo)入存儲(chǔ)器芯片應(yīng)用。
2019 年年報(bào)顯示，臺(tái)積電已完成 SoIC 制程認(rèn)證，開發(fā)出微米級(jí)接合間距（bonding pitch）制程，并獲得極高的電性良率與可靠度數(shù)據(jù)，具備為任何潛在客戶用生產(chǎn)的能力。而此前在 2018 年 10 月的第三季法說會(huì)上，臺(tái)積電給出了明確量產(chǎn)的時(shí)間，2021 年 SoIC 技術(shù)就將進(jìn)行量產(chǎn)。
4、其他
針對(duì)先進(jìn)行動(dòng)裝置及高效能運(yùn)算的應(yīng)用，采用細(xì)小間距陣列銅凸塊（Cu bump）倒裝（Flip Chip）的 7 納米晶圓已于 2018 年第一季開始量產(chǎn)。除了高階先進(jìn)手 機(jī)內(nèi)使用的 28 奈米產(chǎn)品及更成熟技術(shù)外, 適用于物 聯(lián)網(wǎng)應(yīng)用的 16 奈米制程的晶圓級(jí)封裝（Wafer Level Chip Scale Packaging, WLCSP）技術(shù)亦于民國一百零 七年第四季開始量產(chǎn)。
臺(tái)積電的 CoWoS、InFO、SoIC 及其他封裝技術(shù)能對(duì) 10 納米或以下的制程進(jìn)行晶圓級(jí)的鍵合技術(shù)，極大的強(qiáng)化臺(tái)各積電在先進(jìn)工藝制程的競爭力。
臺(tái)積電除了提供內(nèi)部 CoWoS 和 InFO 服務(wù)外，還通過外包的組裝和測試合作伙伴管理整個(gè)供應(yīng)鏈，從而為客戶提供集成的制造、封測、運(yùn)輸?shù)慕昏€匙服務(wù)，幫助客戶縮短上市時(shí)間和縮短批量生產(chǎn)時(shí)間。
