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上文從生產(chǎn)流水線、分工細(xì)化等方面來說明模擬混合信號設(shè)計驗證很有必要設(shè)立后，估計會遭來不管是老板層還是員工層的疑問。本文就從這兩個角色來分析此工種；看看其在研發(fā)過程中怎么和其它工種配合來降低成本；以及此職位的員工認(rèn)可度。
首先是老板們發(fā)話了，?。吭趺匆兖B(yǎng)一個人啊，公司沒有預(yù)算啊！這投入產(chǎn)出比（ROI）怎么樣?。浚≧OI，很熟悉吧，這是不是老板們的標(biāo)配??？）這個職位，這個職位只有少數(shù)大公司才設(shè)置吧，小公司怎么能玩得起？
好吧，自打我開始工作，就聽到過黑人老板說他經(jīng)?？吹?a class="article-link" target="_blank" href="/tag/%E8%8A%AF%E7%89%87/">芯片這樣子：各個小的 Sub System 工作得挺好的，結(jié)果流片回來，大的 TOP 動都不動。面對著測試 Test 給的測試結(jié)果，再回頭看芯片，再設(shè)法跑仿真去 Debug 芯片內(nèi)部怎么回事了，Debug 的時間和人力不是成本？再一次流片的時間和材料不是成本？如果能夠在流片前、在實實在在的物理制作前，有 DV 專員專門測試下，看看有沒有 Bug，不是件好事？流片前發(fā)現(xiàn)的 Bug 終歸是要好于芯片拿到手時候的 Bug。當(dāng)然，有人說在芯片拿到手時候，這段 Debug 階段，才是學(xué)習(xí)東西的大好時機；噓噓噓，這話自己留著，估計老板們可是不怎么愛聽哦：老板們估計經(jīng)常記不得第一次流片 1p0 時候到底 Delay 了多少天，但是他一般還是記得住第二次第三次流片所帶來的各種成本。
好了，也有些人說想讓芯片沒有 Bug 很難，尤其是 Model 不準(zhǔn)確的模擬和射頻；所謂的“沒有沒有 Bug 的芯片，只有 Bug 沒有被發(fā)現(xiàn)的芯片”（是不是很繞嘴啊，我寫的時候也感覺好繞）。那也行，咱們再換個角度吧，加了 DV，至少能縮短研發(fā)周期， 為什么呢？項目拿到 Spec 之后，傳統(tǒng)的如果只有 Design 的話，他們一般先系統(tǒng)架構(gòu)，然后再搭建 Block，然后再走 Top。而如果有 DV 的話呢？Design 搭架構(gòu)，DV 負(fù)責(zé)用代碼來給他們建模型；Design 的 Bottom Up 走的時候（不少模擬都是找 Block IP 搭上去的），而 DV 的 Top Down 走；當(dāng)?shù)讓釉O(shè)計好了，直接套到 TOP DV 的環(huán)境中去，兩者結(jié)合，珠聯(lián)璧合；并行工作，這里肯定還是要比串行要快的。
還有一種情況，就是培養(yǎng)一個優(yōu)秀的模擬工程師，需要很長時間，門檻很高。那么對于一些剛?cè)肼毜摹⒒蛘呤遣惶敿獾?、正在通往頂尖路上的模擬工程師，如果有 DV 專門給他做的 Block 做 Check，也可以減少一些新手設(shè)計者的不自信；提高他們手中出來的 Block 在 Top 應(yīng)用時候的可信度。當(dāng)然了，DV 工程師也需要培養(yǎng)，他們也可能會報出來的 Bug 其實是 TB 搭的有問題，他們也可能需要在電路和 Coding 的路上不斷錘煉；但是感覺上門檻沒有單純的模擬工程師那么高。
另外，還有一些工程師，確實非常牛，不過大家都是人哈，活生生的、需要生活的人，如果一個超大的項目接到手里，還是有時候會覺得有壓力的：要考慮的事情非常多，Top 的架構(gòu)，下面的模塊，外圍的應(yīng)用環(huán)境和寄生，等等。如果這個時候，有專門一個 DV 的職位，就對 Spec 負(fù)責(zé)，就是要以大規(guī)模、自動化、覆蓋全的目的存在于研發(fā)過程中，那么 Design Lead 的壓力也會減小一些。而模擬電路的規(guī)模也可以做的或許再大一些，就像數(shù)字越來越復(fù)雜。
啰啰嗦嗦那么多，讓我用一張圖來表示吧：圖中每個簡筆畫均來自于網(wǎng)絡(luò)，我組合編輯了一下，顯示了大概的 IC 研發(fā)流程（當(dāng)然研發(fā)經(jīng)常是需要不停迭代的，這里沒有顯示）：DV 的存在，就多了一條 System 到 DV 的途徑，它是存在于流片之前，而測試在流片之后。
總之，思路縷順了，長期投入產(chǎn)出比是肯定可以看出來的。
好了，各位老板們是不是覺得心思動了、覺得也行哈？（不動也沒事）資本家永遠追逐的是利益最大化嘛，好來設(shè)置這個崗位。
哇塞，怎么很難招到人呢？好不容易說動了老板，但是沒有兵？好吧，讓我來好人做到底。下面來說服一下，像我一樣的，從設(shè)計轉(zhuǎn) DV 的小兵兵。
以前有 Layout 職位么？我覺得最早模擬的時候，肯定 Design 把 Layout 的活兒給做了（好吧，我承認(rèn)，我研究生在實驗室的時候，就是自己畫的 Layout，為了趕流片，還搞了個通宵）；但是現(xiàn)在呢？幾乎每個公司，都設(shè)置了專門的 Layout 職位，曾有一段 Layout 缺人，開的薪水比 Design 還高。為啥呢？因為人家專業(yè)畫 Layout 的人，手被訓(xùn)練的畫得特別快了，熟能生巧絕對是管用的；而且他們干的多了知道哪些地方需要注意，有過什么陷阱，自然而然的繞過去之后；經(jīng)驗就十足了，Layout 也就自然大牛輩出。
大家能接受 Layout，能接受芯片生產(chǎn)出來之后的 Test 職位，為何設(shè)置一個芯片流片之前的 Design Verification 職位顯得目前難以接受呢？數(shù)字后端很多時候就是在用工具，模擬 Layout 現(xiàn)在器件本身就集成很多，畫起來輕松很多了。DV 確實要做不少的仿真?？赡苓@就是一種情懷問題，抑或是新鮮事物出現(xiàn)總是需要一段接收和消化的過程：就像不少人覺得總是 Design 是最最好的職位（當(dāng)然 Design 確實是很不錯的職位，但是并不定是最適合自己的職位）。
列舉一個我們比較熟悉的校園模式。在學(xué)校里，一屆學(xué)生人數(shù)超多，但是第一名只有一個，如果一個人是第二名，大概想到的就是，怎么彌補自己和第一名的差距。如果第二名總是花費苦心思在彌補和第一名的差距上，第三名總是花費苦心思在彌補和前兩名的差距上?？梢韵胂筮@個學(xué)校培養(yǎng)出來的人才，所創(chuàng)造的總體社會效益可能并不高。因為疊加重復(fù)部分太多了，大家總是在彌補和第一名的差距；生有涯，而知無涯。這和流水線發(fā)明之前的情況多少有些類似。IC 里面呢，確實存在著 Design 做的很好，又會畫 Layout，還能寫好代碼自動化驗證；又能芯片回來之后唰唰測試的人；就是所謂的第一名。如果排在后面的人，人人都奔著這個第一名而去，紛紛的效仿他；那么還有今天的 Layout/Test 等職位么？IC 的社會總輸出能力還有這么高么？
之所以流水線的發(fā)明能夠大大地提高了生產(chǎn)力，就是因為分工細(xì)化的思路的確不一樣，它使得第一名到處都在：每一個細(xì)分的環(huán)節(jié)都可以設(shè)置個第一名。百花齊放百家爭鳴，再加之井然有條的合作協(xié)調(diào)，總體生產(chǎn)力就得到了很大提高。Design 設(shè)計好，DV 驗證好，Layout 用自己的專業(yè)速度迅速完成；Test 在測試的時候，Design 或許已經(jīng)在用自己的專業(yè)知識走入下一個項目了。
曾經(jīng)聽說過有招聘 Layout，給的“大餅”就是以后有機會 Layout 轉(zhuǎn) Design； 而事情接下來發(fā)展的話，是確實有了機會可以轉(zhuǎn) Design，也確實轉(zhuǎn)了 Design，但是其轉(zhuǎn)折難度和跨度，已經(jīng)不是一個三四十歲了／生活在北上廣大城市 ／還的考慮一家老小的人所真正適合的崗位了，最后也不了了之了。很簡答?。涸?Layout 職位積累了好多經(jīng)驗，也不少公司能夠開出來足夠吸引人的薪水，市 場需求存在著，何苦要從 Design 的小兵兵當(dāng)起來呢？
所以雖然 DV 是在這條研發(fā)線上目前不太常見的工種，但是卻也在被一些公司慢慢接受著；老板們都拍板了，小兵們跟著就好了。嗯嗯，想跟著走了，可是還是有點小情懷問題。
情懷的東西，可能是以前年代的“學(xué)好數(shù)理化，走遍天下都不怕”，以至于一些學(xué)習(xí)不好數(shù)理化／走了文科路線的人，可能內(nèi)心有一股隱隱約約的自卑，但是誰又能證明這句話是對的呢？那種學(xué)習(xí)好了語言，跑著全球談生意／顧著一群數(shù)理化很好的人在呵呵笑；那些溝通能力強 / 得維護客戶關(guān)系／很會銷售技能的人也在呵呵笑。 所以情懷和接受程度，可能某些時候只代表了當(dāng)下的觀點，但是未來這種觀點有多大的正確性還有待考究。想做 DV 的人，勇敢邁出去那一步吧。
那么如果想成為 DV，有什么樣的要求呢？DV 有幾層境界呢？嘿嘿，預(yù)知答案如何，且聽下回分解。
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系列匯總：
之一：談模擬混合信號設(shè)計驗證？先從這個職位說起吧！
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