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服務(wù)器、游戲、人工智能（AI）和機器學(xué)習(xí)（ML）應(yīng)用對高性能計算（HPC）的需求與日俱增。Hyperion Research指出，HPC業(yè)務(wù)規(guī)模已超過350億美元，預(yù)計到2030年將達到650億美元，復(fù)合年增長率為7.2%。
在2023年第一屆Chiplet峰會上，Yole表示，基于小芯片（Chiplet）的處理器市場將從2022年的620億美元增長到2027年的1800億美元，復(fù)合年增長率約為24%。在IP和/或互連指南的供應(yīng)鏈內(nèi)實現(xiàn)進一步標準化的承諾給行業(yè)帶來了樂觀情緒。
與此同時，十多年來半導(dǎo)體行業(yè)經(jīng)歷了摩爾定律放緩，下一個晶體管節(jié)點的成本和技術(shù)挑戰(zhàn)急劇上升。作為回應(yīng)，該行業(yè)在2.5和3D平臺中采用了具有垂直堆疊的先進封裝，以實現(xiàn)更高的計算性能，克服高級節(jié)點放緩的問題，并保持產(chǎn)品能夠及時發(fā)布。
Laura Mirkarimi博士是Adeia的工程高級副總裁，她領(lǐng)導(dǎo)Adeia的3D技術(shù)團隊，專注于未來電子產(chǎn)品的混合鍵合、先進封裝和熱管理技術(shù)。加入Adeia之前，她曾在惠普實驗室工作12年，開發(fā)了包括鐵電存儲器、透明導(dǎo)體和光子晶體傳感器的電子器件。
關(guān)于小芯片，Laura Mirkarimi博士有自己獨到的見解。本文是她在Chip Scale Review上發(fā)表的主要內(nèi)容，介紹了混合鍵合3D小芯片集成技術(shù)及其進展。使用混合鍵合技術(shù)可以實現(xiàn)更高的性能和更短的上市時間，雖然其擴散速度還有待觀察，但它似乎已成為新一代混合鍵合封裝創(chuàng)新的開始。
今片的SoC不適合小批量制造
10多年來，利用硅通孔（TSV）技術(shù)的基于硅中介層的2.5和3D封裝已在進行大規(guī)模制造。在三星、SK海力士、賽靈思和AMD等的推動下，這一生態(tài)系統(tǒng)逐步發(fā)展起來。在臺積電等代工廠和ASE等OSAT的幫助下，這些公司將邏輯上的存儲器（MoL，memory-on-logic）堆棧引入產(chǎn)品。2.5D中的小芯片（chiplet）的成本可以比單片結(jié)構(gòu)降低一半。然而，這些產(chǎn)品的采用僅限于少數(shù)公司，原因是互連密度和總體成本存在技術(shù)挑戰(zhàn)。
Laura Mirkarimi博士指出，目前，成本管理仍然是先進封裝采用和擴散的中心主題。當(dāng)今SoC的整體性使設(shè)計和開發(fā)成本不斷上升，不能滿足美國國防部等小批量制造商和實體的要求。特別是當(dāng)國防高級研究計劃局（DARPA）的通用異構(gòu)集成和IP復(fù)用策略（CHIPS）計劃誕生時，這一問題更加凸顯。該計劃的目標是創(chuàng)造一種范式轉(zhuǎn)變，“增強整體系統(tǒng)靈活性，減少下一代產(chǎn)品的設(shè)計時間，并實現(xiàn)顯著的IP復(fù)用。”
Chiplet有助于降低成本
TSV的2.5D和3D封裝的技術(shù)成功和經(jīng)驗為新的小芯片時代的可能性奠定了激動人心的基礎(chǔ)。小芯片是具有特定功能的集成電路（IC）的一部分，適用于與其他小芯片組合，以完成封裝或系統(tǒng)內(nèi)的全功能模塊。它需要一個I/O控制器芯片來實現(xiàn)多個小芯片模塊的組合，起到n個IC的作用。與傳統(tǒng)SoC封裝相比，其優(yōu)勢在于異構(gòu)集成、已知合格芯片和可用于多種應(yīng)用的可重用IP。
Laura Mirkarimi博士認為，新小芯片時代的價值主張是從根本上降低成本，同時為電子產(chǎn)品中提供增強的功能。成本管理的主題是芯片尺寸縮減、分解、縮短上市時間、標準化I/O協(xié)議和增加IP重用。
在英特爾創(chuàng)建了多個連接到基板上內(nèi)存的小芯片核，顯示出向分布式計算的重大轉(zhuǎn)變?？蛻舭咐芯勘砻鳎褂梅植际叫⌒酒嬎慵軜?gòu)可以將開發(fā)成本降低8倍。由于較低的缺陷密度，較小的芯片具有較高的良率。分解對于適當(dāng)?shù)厥褂脗鹘y(tǒng)芯片的能力非常重要。例如，根據(jù)具體應(yīng)用，A/D轉(zhuǎn)換器更適合使用傳統(tǒng)節(jié)點，而一些處理器更適合使用最新節(jié)點。在最有利的節(jié)點或工藝中設(shè)計和制造IC提供了更多節(jié)省成本的選擇。小芯片的重復(fù)使用減少了產(chǎn)品系列的開發(fā)時間，并及時向市場提供差異化性能，從而降低開發(fā)成本。
小芯片對IC架構(gòu)師來說是個不錯的選擇。封裝重組是集成電路面臨的現(xiàn)實挑戰(zhàn)，包括傳統(tǒng)銅微泵缺乏可擴展性和性能，以及行業(yè)內(nèi)各種封裝方法中的非標準IP。今天的產(chǎn)品在25μm間距下I/O數(shù)量有限，而許多小芯片和2.5D模塊將受益于存儲器和邏輯或邏輯/邏輯接口之間更精細的間距互連，可以提供高帶寬和低延遲，這對計算至關(guān)重要。
混合鍵合初衷與小芯片如出一轍
2016年以來，晶圓到晶圓（W2W）制造中一直在采用細間距直接鍵合互連（DBI）混合鍵合，如2.5-8μm的圖像傳感器，最近又用于1μm左右的NAND存儲器制造，制造生態(tài)系統(tǒng)已經(jīng)準備就緒。
混合鍵合需要一定的清潔度（ISO-5至ISO-4），類似后道工序（BEOL）晶圓制造，因此，晶圓鍵合工藝線有了一個直系親屬。此外，芯片到晶圓（D2W）和芯片到芯片（D2D）混合鍵合制造準備工作已經(jīng)發(fā)展了多年。
先進封裝OSAT通常在ISO-7環(huán)境中運營，需要升級其基礎(chǔ)設(shè)施，以實現(xiàn)混合鍵合先進互連技術(shù)。隨著互連間距在D2W應(yīng)用中繼續(xù)按比例縮微，微環(huán)境清潔度規(guī)范將收緊。集群工具平臺目前正在考慮提高封裝廠及其他制造設(shè)施的規(guī)模和吞吐量，以引入這項新技術(shù)。
過去5年，D2W鍵合設(shè)備的對準精度和局部環(huán)境清潔度的差距已經(jīng)解決。大批量制造（HVM）工具的規(guī)格約為3μm至5μm，吞吐量約為2000個/小時。貼片設(shè)備制造商開始將他們的路線圖與間距低于20μm的混合鍵合小芯片所需的清潔度和對準精度相匹配，一些公司還在計劃亞微米貼裝精度工具，以支持未來幾代的間距縮微。
Laura Mirkarimi博士介紹說，Adeia正在與客戶合作，確保正在開發(fā)的D2W工藝能夠擴展到大批量生產(chǎn)。特別是滿足客戶要求的靈活布局的混合互連、高組裝良率和可靠性，以及在帶框（tape frame）上進行所有的芯片處理。
在Adeia開發(fā)的用于D2W的DBI?Ultra組裝工藝中，混合鍵合互連是用標準BEOL Cu鑲嵌工藝形成的，包括介電沉積、蝕刻、阻擋層、Cu子晶層、Cu板和化學(xué)機械拋光（CMP）。
在獲得300mm晶圓的納米級形貌控制后，必須對晶圓進行切割。芯片處理是在帶框上完成的。CMP之后，芯片表面必須按照清潔度規(guī)范進行劃片。實踐證明，所有三種切割技術(shù)（機械鋸、隱形和等離子體）均具有等效性能。該過程的最后步驟是活化、鍵合和退火。
根據(jù)JEDEC環(huán)境應(yīng)力測試標準，組裝并測試了存儲器邏輯接口配置中的單芯片堆疊，互連間距為40-4μm，有30k至1.6M互連。同時，4和8管芯堆疊堆疊設(shè)計有6k I/O，采用類似HBM格式，具有35μm的互連間距TSV。
所實現(xiàn)的全Cu互連不存在金屬間化合物，或?qū)е翪u微凸塊中電氣故障和機械弱點的Kirkendall空洞的推動力。相反，由于鍵合界面上Cu-Cu擴散的增強，混合鍵合菊花鏈測試結(jié)構(gòu)中的電阻略微降低。直接鍵合中的互連由將多個管芯固定在一起的強鍵合電介質(zhì)包圍。在功能操作期間傳遞到混合互連的機械應(yīng)力比在Cu微凸塊中小得多。
Laura Mirkarimi博士指出，混合鍵合互連與新的小芯片時代的路線圖非常一致。用標準BEOL Cu鑲嵌工藝形成的混合鍵合互連可通過半導(dǎo)體供應(yīng)鏈進行擴展。在間距1μm及以下時，最大互連密度大于1×106互連/mm2。混合焊盤互連的小尺寸保持了低電感及信號完整性的理想電容。
管芯之間更均勻的熱導(dǎo)率可以減少熱點惡化，并允許冷卻方案更有效地對整個管芯堆疊產(chǎn)生積極影響。在4和8 DRAM配置堆棧仿真中，比較了TCB和DBI?互連的管芯1-4和管芯1-8之間的溫差?；旌湘I合堆疊中的管芯1和管芯8之間的溫差（ΔT）（4℃）遠低于TCB結(jié)構(gòu)（28℃）。堆疊內(nèi)管芯之間較低的ΔT對于具有溫度敏感性能的高速器件（如DRAM）來說是一個顯著的優(yōu)勢。
小芯片推動分布式計算
減少缺陷密度導(dǎo)致的良率損失正在驅(qū)動新的小芯片時代的分布式計算。同樣，缺陷密度成本驅(qū)動因素使行業(yè)從單片芯片轉(zhuǎn)向小芯片，這對于需要潔凈環(huán)境的混合鍵合互連技術(shù)至關(guān)重要。這種針對分布式架構(gòu)的收縮組件的方法也有利于混合鍵合收益率的提高。
管芯良率、電性能和熱性能的綜合增強是將3D小芯片與混合鍵合互連集成的有力論據(jù)。半導(dǎo)體行業(yè)的保守性質(zhì)要求能夠為增強多代產(chǎn)品的技術(shù)進行投資，這些技術(shù)與可擴展混合鍵互連的價值相得益彰。
Laura Mirkarimi博士強調(diào)，小芯片能夠使用先進封裝技術(shù)在更短的開發(fā)時間內(nèi)實現(xiàn)與先進節(jié)點同等的性能，讓行業(yè)對無處不在的異構(gòu)集成供應(yīng)鏈感到興奮。雖然這種高性能互連在供應(yīng)鏈和市場中的擴散速度仍有待觀察，但這已經(jīng)是新一代混合鍵合封裝創(chuàng)新的開始。
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