2382
全球先進的自動測試設備供應商泰瑞達（NASDAQ:TER）宣布，受邀出席了SEMICON China 2023同期舉辦的“先進封裝論壇 - 異構(gòu)集成”活動。在活動中，泰瑞達Complex SOC事業(yè)部亞太區(qū)總經(jīng)理張震宇發(fā)表題為《異構(gòu)集成和Chiplet時代下，芯片測試行業(yè)的機遇與挑戰(zhàn)》的精彩演講，生動介紹泰瑞達對于先進封裝，在質(zhì)量和成本之間找到平衡和最優(yōu)方案的經(jīng)驗和見解。
SEMICON China是中國最重要的半導體行業(yè)盛事之一，見證中國半導體制造業(yè)的茁壯成長。本屆“先進封裝論壇 - 異構(gòu)集成”活動邀請全球產(chǎn)業(yè)鏈代表領(lǐng)袖和專家，共同探討先進封裝、異構(gòu)集成的前沿技術(shù)、發(fā)展路線和產(chǎn)業(yè)生態(tài)，以及產(chǎn)業(yè)發(fā)展的機會。作為受邀嘉賓之一，張震宇先生通過演講向大家解讀在先進封裝不可阻擋的趨勢下，芯片測試行業(yè)面臨的機遇和挑戰(zhàn)，并分享如何通過與產(chǎn)業(yè)鏈的合作，采用更加靈活的測試策略。
泰瑞達Complex SOC事業(yè)部亞太區(qū)總經(jīng)理張震宇
測試“左移”還是“右移”是一個重要的選擇題
在摩爾定律發(fā)展勢緩的大背景下，以Chiplet和異構(gòu)集成為代表的先進封裝技術(shù)成為繼續(xù)滿足系統(tǒng)微型化、多功能化的方法之一。但與單芯片制造相比，Chiplet或3D先進封裝技術(shù)在設計、制造、封裝測試等環(huán)節(jié)都面臨著多重挑戰(zhàn)，其中尤其凸顯的一個是質(zhì)量成本（Cost of Quality）的挑戰(zhàn)。特別是在綜合考慮KGD（Known Good Die）測試、最終測試和系統(tǒng)級測試（System Level Test）等更復雜測試流程時，優(yōu)化總體質(zhì)量成本的策略至關(guān)重要。
為了降低成本，需要在制造流程的早期降低缺陷逃逸率。張震宇先生表示：“測試左移是把測試的重心向制造流程的早期傾斜，通過降低報廢成本而減少總體制造成本。”在實現(xiàn)“Known Good Die（KGD）”目標時，需要通過測試左移來增加晶圓測試覆蓋率，提高KGD的良率。
然而在“向左”移動的過程中，測試成本會增加，缺陷逃逸率降低帶來的報廢成本降低的邊際效應卻在遞減。因此，適當?shù)摹坝乙啤痹谥圃爝^程中也是非常有必要的。測試右移是將更多測試移到制造流程的后期，在保證質(zhì)量水平的同時，可以降低測試成本。通常在晶圓測試、任務模式測試或需要較長時間測試的掃描（SCAN）測試中可以“右移”。這些測試可以轉(zhuǎn)移到最終測試或系統(tǒng)級測試中，以實現(xiàn)在可控測試成本的同時達到需要的產(chǎn)品質(zhì)量水平。
在面對“左移”還是“右移”的選擇中，張震宇先生提到，優(yōu)化測試策略是一個動態(tài)和持續(xù)的過程。大數(shù)據(jù)為測試策略的決策提供了依據(jù)。泰瑞達靈活測試方案和工具組合，可以在整個芯片制造流程中靈活調(diào)整測試策略，持續(xù)優(yōu)化制造成本和保障質(zhì)量。
泰瑞達測試方案，優(yōu)化先進封裝質(zhì)量成本
在先進封裝技術(shù)成為主旋律的時代下，僅僅減少缺陷逃逸率并不是優(yōu)化經(jīng)濟效益的全部手段。在制造的過程中，需要彌合從設計到測試之間的差距，使產(chǎn)品從設計，到制造、封裝和測試工程無縫合作，從而加速產(chǎn)品開發(fā)和量產(chǎn)。
在此方面，泰瑞達推出了PortBridge工具，其可以降低測試開發(fā)過程中的不確定性，助力用戶快速定義、開發(fā)、調(diào)試、優(yōu)化測試程序并投入生產(chǎn)。目前泰瑞達的UltraFLEX系列測試機已具備PortBridge功能。
在演講的結(jié)尾，張震宇先生表示：“通過在早期減少缺陷逃逸率，并通過鏈接、管理和分析從設計、制造、封裝和測試產(chǎn)生的數(shù)據(jù)來優(yōu)化成本，保障質(zhì)量，快速實現(xiàn)量產(chǎn)目標是完全可行的。在這個過程中，EDA公司、DFT、運營、晶圓代工廠、封測廠、ATE/SLT供應商團隊之間還需共同努力、緊密合作，以推出更為行之有效的解決方案，滿足先進封裝的質(zhì)量需求?！?/p>
下載ECAD模型
